【正文】 信號(hào)檢測(cè)處理系統(tǒng)”就是運(yùn)用可編程邏輯器件為主系統(tǒng)芯片，用VHDL對(duì)其進(jìn)行設(shè)計(jì)開(kāi)發(fā)，設(shè)計(jì)并制作一個(gè)能檢測(cè)模擬信號(hào)并且做簡(jiǎn)單數(shù)據(jù)處理最后數(shù)碼顯示的系統(tǒng)。課題所研究的技術(shù)具有良好的發(fā)展前景。 數(shù)字檢測(cè)系統(tǒng)的設(shè)計(jì)方法 數(shù)字系統(tǒng)的傳統(tǒng)設(shè)計(jì)方法從概念上講,凡是利用數(shù)字技術(shù)處理和傳輸信息的電子系統(tǒng)都可以稱為數(shù)字系統(tǒng)。像其他電子系統(tǒng)一樣，數(shù)字系統(tǒng)往往是采用傳統(tǒng)的搭積木式的方法進(jìn)行設(shè)計(jì),在處理信號(hào)上面幾乎都是A\D轉(zhuǎn)換或者D\A轉(zhuǎn)換。通過(guò)由器件搭成的電路板,由電路板搭成電子系統(tǒng)。數(shù)字系統(tǒng)最初的“積木塊”是固定功能的標(biāo)準(zhǔn)集成電路。用戶只能根據(jù)需要選擇合適的器件，并按照器件推薦的電路搭成系統(tǒng)。在設(shè)計(jì)時(shí)，設(shè)計(jì)者幾乎沒(méi)有靈活性可言，搭成的系統(tǒng)所需的芯片種類多且數(shù)目大，故所需的市場(chǎng)成本自然就高了很多。 基于芯片的設(shè)計(jì)方法利用EDA工具，采用可編程器件，通過(guò)設(shè)計(jì)芯片來(lái)實(shí)現(xiàn)系統(tǒng)功能，這種方法稱為基于芯片的設(shè)計(jì)方法。新的設(shè)計(jì)方法能夠由設(shè)計(jì)者定義器件的內(nèi)部邏輯和管腳，將原來(lái)由電路板設(shè)計(jì)完成的大部分工作放在芯片的設(shè)計(jì)中進(jìn)行。同時(shí)，基于芯片的設(shè)計(jì)可以減少芯片的數(shù)量，縮小系統(tǒng)體積，降低系統(tǒng)能耗，提高系統(tǒng)的性能和可靠性?？删幊踢壿嬈骷虴DA技術(shù)給今天的硬件系統(tǒng)設(shè)計(jì)者提供了強(qiáng)有力的工具，使得電子系統(tǒng)的設(shè)計(jì) 方法發(fā)生了質(zhì)的變化。傳統(tǒng)的“固定功能集成塊＋連線”的設(shè)計(jì)方法正逐步推出歷史舞臺(tái)，而基于芯片的設(shè)計(jì)方法正在成為現(xiàn)代電子系統(tǒng)設(shè)計(jì)的主流?？梢哉f(shuō)，當(dāng)今的數(shù)字系統(tǒng)設(shè)計(jì)已經(jīng)離不開(kāi)可編程邏輯器件和EDA工具。本次課題是基于FPGA設(shè)計(jì)，實(shí)際上仍然采用VHDL語(yǔ)言編寫源程序，并且通過(guò)Max+PlusⅡ、仿真和下載實(shí)現(xiàn)其功能。模擬信號(hào)檢測(cè)處理系統(tǒng)大致結(jié)構(gòu)可以分為七個(gè)主要部分，即：8位二進(jìn)制循環(huán)加法計(jì)數(shù)器、數(shù)據(jù)鎖存器、數(shù)據(jù)處理模塊、片選信號(hào)模塊、進(jìn)制轉(zhuǎn)換模塊、小數(shù)點(diǎn)控制模塊和七段譯碼顯示模塊等。另外，在進(jìn)行數(shù)據(jù)比較時(shí)上升沿和下降沿都會(huì)有毛刺出現(xiàn)，所以在CPLD的輸入管腳出添加了消抖動(dòng)模塊。整體上看來(lái)，模塊間的布局與功能銜接都是非常重要的。 運(yùn)用可編程器件的設(shè)計(jì)步驟FPGA的設(shè)計(jì)步驟大致分為：設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)仿真、設(shè)計(jì)下載。設(shè)計(jì)輸入：采用VHDL硬件描述語(yǔ)言進(jìn)行編輯，這種編輯方式主要在于函數(shù)庫(kù)引入聲明、腳位聲明、邏輯功能的描述。設(shè)計(jì)編譯：將電路設(shè)計(jì)文件轉(zhuǎn)換成可燒寫用的輸出文件，所有寫出的程序都必須經(jīng)過(guò)編譯后才可以進(jìn)行時(shí)序分析、仿真與燒寫。設(shè)計(jì)仿真：測(cè)試顯現(xiàn)出所設(shè)計(jì)電路的邏輯與時(shí)序，驗(yàn)證電路的正確性。設(shè)計(jì)下載：將電路設(shè)計(jì)文件轉(zhuǎn)換后的輸出文件，燒寫轉(zhuǎn)換成位流文件(FPGA)的編譯的過(guò)程。在該過(guò)程中,編譯軟件自動(dòng)地對(duì)設(shè)計(jì)文件進(jìn)行綜合、優(yōu)化,并針對(duì)所選中的器件進(jìn)行映射、布局、布線,產(chǎn)生相應(yīng)的位流數(shù)據(jù)文件。注：以上各步驟都在MAX+PLUSⅡ 。解決措施：當(dāng)程序在具體調(diào)試時(shí)，會(huì)出現(xiàn)語(yǔ)法意義、邏輯沖突和調(diào)用庫(kù)函數(shù)等一系列錯(cuò)誤，這些都將導(dǎo)致運(yùn)行的失敗。所以應(yīng)當(dāng)仔細(xì)解讀錯(cuò)誤提示逐一改正后才能進(jìn)行波形仿真。理論測(cè)試通過(guò)后的硬件下載主要是針對(duì)部分不明故障的排除，管腳的鎖定、引線的接觸等情況時(shí)有發(fā)生?？傊?，今后在研究工程中要運(yùn)用合理的技術(shù)，用最簡(jiǎn)單的方法實(shí)現(xiàn)設(shè)計(jì)所需要的功能。 VHDL設(shè)計(jì)技術(shù)簡(jiǎn)介EDA的關(guān)鍵技術(shù)之一是要求用行為抽象化方法來(lái)描述數(shù)字系統(tǒng)的硬件電路,即硬件描述語(yǔ)言(HDL)描述方式。所以采用硬件描述語(yǔ)言及相關(guān)的編輯、綜合和仿真等技術(shù)是當(dāng)今EDA領(lǐng)域發(fā)展的又一重要特征。在硬件描述語(yǔ)言幾十年的發(fā)展歷程中,出現(xiàn)了百余種HDL。除常見(jiàn)的ABEL_HDL、Verilog_HDL、VHDL等之外,其余絕大多數(shù)是各公司的專有產(chǎn)品。超高速集成電路硬件描述語(yǔ)言VHDL [VHSIC (Very High Speed Integrated Circuit )Hardware Discription Language]作為IEEE_1076標(biāo)準(zhǔn)所規(guī)范的硬件描述語(yǔ)言,得到了眾多EDA公司和集成電路廠商的支持與認(rèn)同，已經(jīng)成為現(xiàn)代電子設(shè)計(jì)領(lǐng)域的通用描述語(yǔ)言和主要設(shè)計(jì)手段。（1）VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，尤其是其強(qiáng)大的行為描述能力和語(yǔ)言結(jié)構(gòu)，只需直接面對(duì)對(duì)象進(jìn)行系統(tǒng)級(jí)的邏輯行為描述，從而避開(kāi)了具體的器件結(jié)構(gòu)來(lái)進(jìn)行系統(tǒng)設(shè)計(jì)。（2）VHDL的設(shè)計(jì)文件可以被不同EDA工具和各類CPLD器件所支持，并創(chuàng)建為階層式設(shè)計(jì)模塊綜合到CPLD/FPGA器件中，使之以最快的速度上市并自然地轉(zhuǎn)換為ASIC設(shè)計(jì)。因VHDL這種與硬件電路和器件系列(CPLD/FPGA)的極小相關(guān)性以及其簡(jiǎn)潔明確的語(yǔ)言結(jié)構(gòu)和便于修改和共享等特點(diǎn)，使得VHDL在電子設(shè)計(jì)和EDA領(lǐng)域具有更好的通用性和更寬廣的適用面。（3）VHDL源程序?yàn)橹饕O(shè)計(jì)文件時(shí)，其閱讀方便、可繼承性好、資料量又小的優(yōu)勢(shì)也是主要文件為電原理圖的傳統(tǒng)設(shè)計(jì)方式所無(wú)法比擬的?？梢灶A(yù)言，今后VHDL設(shè)計(jì)技術(shù)將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 現(xiàn)場(chǎng)可編程門陣列(FPGA)FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場(chǎng)可編程門陣列，綜是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，即解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。FPGA的基本特點(diǎn)主要有：1）采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。5）FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容?！　】梢哉f(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。FPGA是由存放在片內(nèi)RAM中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無(wú)須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。 FPGA的分類FPGA的發(fā)展非常迅速，形成了各種不同的結(jié)構(gòu)。不同廠家、不同型號(hào)的FPGA其結(jié)構(gòu)有各自的特色，但就其基本結(jié)構(gòu)來(lái)分析，大致有以下幾種分類方法:按邏輯功能塊的大小分類可編程邏輯塊是FPGA的基本邏輯構(gòu)造單元。按照邏輯功能塊的大小不同，可將FPGA分為細(xì)粒度結(jié)構(gòu)和粗粒度結(jié)構(gòu)兩類:細(xì)粒度FPGA的邏輯功能塊一般較小，其優(yōu)點(diǎn)是功能塊的資源可以完全利用，缺點(diǎn)是完成復(fù)雜的邏輯功能需要大量的連線和開(kāi)關(guān)，因而速度慢。粗粒度FPGA的邏輯功能塊規(guī)模大，功能強(qiáng)，完成復(fù)雜邏輯只需較少的功能塊和內(nèi)部連線，因而能獲得較好的性能，缺點(diǎn)是功能塊的資源有時(shí)不能充分被利用。按互連結(jié)構(gòu)分類根據(jù) FPGA內(nèi)部的連線結(jié)構(gòu)不同，可將其分為分段互連型和連續(xù)互連型兩類。分段互連型FPGA中有不同長(zhǎng)度的多種金屬線，各金屬線段之間通過(guò)開(kāi)關(guān)矩陣或反熔絲編程連接。這種連線結(jié)構(gòu)走線靈活，但在設(shè)計(jì)完成前無(wú)法預(yù)測(cè)，設(shè)計(jì)修改將引起延時(shí)性能發(fā)生變化。連續(xù)互連型FPGA是利用相同長(zhǎng)度的金屬線貫穿于整個(gè)芯片來(lái)實(shí)現(xiàn)邏輯功能塊之間的互連，這種連線結(jié)構(gòu)的布線延時(shí)是固定和可預(yù)測(cè)的。按編程特性分類根據(jù)采用的開(kāi)關(guān)元件的不同，F(xiàn)PGA可分為一次編程型和可重復(fù)編程型兩類。一次編程型FPGA采用反熔絲開(kāi)關(guān)元件，具有體積小，集成度高，互連線特性阻抗低，寄生電容小及可獲得較高的速度等優(yōu)點(diǎn)，但他只能一次編程，一旦將設(shè)計(jì)數(shù)據(jù)寫入芯片后，就不能再修改設(shè)計(jì)，因此適和定型生產(chǎn)及大批量生產(chǎn)?？芍貜?fù)編程FPGA采用SRAM開(kāi)關(guān)元件或快閃EPROM控制的開(kāi)關(guān)元件，每次重新加電。每次重新加電，F(xiàn)PGA都要重新裝入配置數(shù)據(jù)。其突出優(yōu)點(diǎn)就是可反復(fù)編程，系統(tǒng)上電時(shí)，給FPGA加載不同的配置數(shù)據(jù)，即可令其完成不同的硬件功能。這種配置的改變甚至可以在系統(tǒng)的運(yùn)行中進(jìn)行，實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)重構(gòu)。 FPGA的基本結(jié)構(gòu)FPGA的基本結(jié)構(gòu)通常包含三類可編程資源：可編程邏輯功能塊（CLB）、可編程輸入輸出塊和可編程互連?？删幊踢壿嫻δ軌K（CLB）是實(shí)現(xiàn)用戶功能的基本單元，它們通常規(guī)則地排成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入輸出塊完成芯片上邏輯于外部封裝腿的接口，常圍繞著陣列排列于芯片四周；可編程內(nèi)部互連包括各種長(zhǎng)度的連接線段和一些可編程連接開(kāi)關(guān)，它們將各個(gè)可編程邏輯塊或輸入輸出塊連接起來(lái)，構(gòu)成特定功能的電路?？删幊踢壿媺K(CLB)CLB是FPGA的主要組成部分，是實(shí)現(xiàn)邏輯功能的基本單元。它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器，分別用來(lái)選擇觸發(fā)器激勵(lì)輸入信號(hào)、時(shí)鐘有效邊沿、時(shí)鐘使能信號(hào)以及輸出信號(hào)。這些數(shù)據(jù)選擇器的地址控制信號(hào)均由編程信息提供，從而實(shí)現(xiàn)所需的電路結(jié)構(gòu)。CLB中的邏輯函數(shù)發(fā)生器均為查找表結(jié)構(gòu)，其工作原理類似于ROM.輸入/輸出模塊(IOB)IOB提供了器件引腳和內(nèi)部邏輯功能陣列之間的連接。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成，每個(gè)IOB控制一個(gè)引腳，它們可被配置為輸入、輸出或雙向I/O功能?？删幊袒ミB資源(IR)可編程互連資源可以將FPGA內(nèi)部的CLB和CLB之間、CLB和IOB之間連接起來(lái)，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。IR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開(kāi)關(guān)，通過(guò)自動(dòng)布線實(shí)現(xiàn)各種電路的連接。 選擇FPGA芯片隨著可編程邏輯器件應(yīng)用的日益廣泛，許多IC制造廠家涉足CPLD/，這里介紹下Altera. Xilinx和Actel公司產(chǎn)品的特征。Altera公司自從事FPGA的開(kāi)發(fā)研制以來(lái)，不斷的進(jìn)行技術(shù)創(chuàng)新，研制開(kāi)發(fā)新產(chǎn)品。該公司的基于CMOS的現(xiàn)場(chǎng)可編程邏輯器件同樣具有高速、高密度、低功耗的特點(diǎn)。近期，Altera公司主要有四個(gè)品種系列：膠合（glue）邏輯類的MAX，低價(jià)位的ACEX系列、高速FLEX系列、高密度的APEX系列。 Altera公司針對(duì)通信市場(chǎng)推出的新型低成本器件ACEX系列（以前的名稱是ACE）。該系列的主要特點(diǎn)為：密度范圍從1萬(wàn)到10萬(wàn)門（56,000到257,000系統(tǒng)門）；配備鎖相環(huán)（PLL），與64位、66MHZ的PCI兼容；；提供系統(tǒng)速度超過(guò)115MHZ的高性能。 Altera公司還對(duì)FPGA的結(jié)構(gòu)進(jìn)行優(yōu)化，提供更多的嵌入式RAM。新近推出的FLEX 10KE系列器件是以前的FLEX 10K系列器件的增強(qiáng)型，該系列在結(jié)構(gòu)上采用了與FLEX 10K系列相同的邏輯塊，但片內(nèi)嵌入式RAM是FLEX 10K系列的兩倍，而且增加了一個(gè)雙端口RAM，這對(duì)通信應(yīng)用來(lái)說(shuō)是一個(gè)重要的優(yōu)勢(shì)所在。Altera公司預(yù)計(jì)該系列器件可用于66MHZ的工作頻率，密度范圍為3萬(wàn)～25萬(wàn)門，能夠用于66MHZ的PCI和通信應(yīng)用。 Altera公司的高密度APEX 20KE系列器件，其主要特點(diǎn)是：真正實(shí)現(xiàn)了的低壓差信號(hào)（lowvoltage differential signaling, LVDS）通道，并提供840兆比特的數(shù)據(jù)傳輸率。在APEX 20KE系列中的鎖相環(huán)（PLL）可以提供多種LVDS。設(shè)計(jì)者可以在1，4，7和8數(shù)據(jù)傳輸模式中實(shí)現(xiàn)LVDS I/O標(biāo)準(zhǔn)。 另一方面，隨著現(xiàn)場(chǎng)可