【正文】 等這些要求，要有一個(gè)明確的定義，然后對(duì)比設(shè)計(jì)，再選擇適當(dāng)?shù)脑O(shè)計(jì)方式和相應(yīng)的器件結(jié)構(gòu)，進(jìn)行設(shè)計(jì)的綜合。 HDL語言進(jìn)行設(shè)計(jì)描述應(yīng)決定設(shè)計(jì)方式，設(shè)計(jì)方式一般說來有三種：自頂向下設(shè)計(jì)，自底向上設(shè) 階層的生成，而后一種方式將描述的電路當(dāng)作單模塊電路來進(jìn)行的。自頂向下的處理方式要求將你的設(shè)計(jì)劃分成不同的功能元件，每個(gè)元件具有專門定義的輸入和輸出，并執(zhí)行專門的邏輯功能。首先生成一個(gè)由各功能元件相互連接形成的頂層模塊來做成一個(gè)網(wǎng)表，然后再設(shè)計(jì)其中的各個(gè)元件。而自底向上的處理方法正好相反。平坦式設(shè)計(jì)則是指所有功能元件均在同一層和同一圖中詳細(xì)進(jìn)行的。 編寫設(shè)計(jì)代碼。編寫Verilog HDL語言的代碼與編寫其它計(jì)算機(jī)程序語言的代碼有很大的不同，你必須清醒地認(rèn)識(shí)到你正在設(shè)計(jì)硬件，編寫的Verilog HDL代碼必須能夠綜合到采用可編程邏輯器件來實(shí)現(xiàn)的數(shù)字邏輯之中。懂得EDA工具中仿真軟件和綜合軟件的大致工作過程，將有助于編寫出優(yōu)秀的代碼。 HDL仿真器對(duì)Verilog HDL原代碼進(jìn)行功能仿真對(duì)于大型設(shè)計(jì)，采用Verilog HDL仿真軟件對(duì)其進(jìn)行仿真可以節(jié)省時(shí)間，可以在設(shè)計(jì)的早期階段檢測(cè)到設(shè)計(jì)中的錯(cuò)誤，從而進(jìn)行修正，以便盡可能地減少對(duì)設(shè)計(jì)日程計(jì)劃的影響。因?yàn)閷?duì)于大型設(shè)計(jì)，其綜合優(yōu)化、配置往往要花費(fèi)好幾個(gè)小時(shí)，在綜合之前對(duì)原代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)和修正錯(cuò)誤的次數(shù)和時(shí)間。但對(duì)于小型設(shè)計(jì)，則往往不需要先對(duì)VHDL原代碼進(jìn)行仿真。 VHDL原代碼進(jìn)行綜合優(yōu)化處理選擇目標(biāo)器件、輸入約束條件后，Verilog HDL綜合優(yōu)化軟件工具將對(duì)Verilog HDL原代碼進(jìn)行處理，產(chǎn)生一個(gè)優(yōu)化了的網(wǎng)絡(luò)表，并可以進(jìn)行粗略的時(shí)序仿真。綜合優(yōu)化軟件工具大致的處理過程如下：首先檢測(cè)語法和語意錯(cuò)誤。然后進(jìn)行綜合處理，對(duì)CPLD器件而言，將得到一組工藝專用邏輯方程，對(duì)FPGA器件而言，將得到一個(gè)工藝專用網(wǎng)表。最后進(jìn)行優(yōu)化處理，對(duì)CPLD的優(yōu)化通常包括將邏輯化簡為乘積項(xiàng)的最小和式，降低任何給定的達(dá)式所需的邏輯塊輸入數(shù)，這些方程進(jìn)一步通過器件專用優(yōu)化來實(shí)現(xiàn)資源配置。對(duì)FPGA的優(yōu)化通常也需要用乘積項(xiàng)的和式來表達(dá)邏輯，方程系統(tǒng)可基于器件專用資源和驅(qū)動(dòng)優(yōu)化目標(biāo)指引來實(shí)現(xiàn)因式分解，分解的因子可用來對(duì)實(shí)現(xiàn)的有效性進(jìn)行評(píng)估，其準(zhǔn)則可用來決定是對(duì)方程序系統(tǒng)進(jìn)行不同的因式分解還是保持現(xiàn)有的因子。準(zhǔn)則通常是指分享共同因子的能力，即可以被暫存，以便于和任何新生成的因子相比較。 根據(jù)系統(tǒng)設(shè)計(jì)要求，系統(tǒng)設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法，系統(tǒng)的整體組裝設(shè)計(jì)原理圖如圖1所示，它由樂曲自動(dòng)演奏模塊、音調(diào)發(fā)生模塊和數(shù)控分頻模塊三部分組成。圖2 系統(tǒng)的整體組裝設(shè)計(jì)原理圖(1）樂曲自動(dòng)演奏模塊樂曲自動(dòng)演奏模塊（）的作用是產(chǎn)生8位發(fā)聲控制輸入信號(hào)/當(dāng)進(jìn)行自動(dòng)演奏時(shí)，由存儲(chǔ)在此模塊中的8位二進(jìn)制數(shù)作為發(fā)聲控制輸入，從而自動(dòng)演奏樂曲。樂曲演奏的原理是這樣的：組成樂曲的每個(gè)音符的頻率值（音調(diào)）及其持續(xù)的時(shí)間（音長）是樂曲能連續(xù)演奏所需的兩個(gè)基本數(shù)據(jù)，因此只要控制輸出到揚(yáng)聲器的激勵(lì)信號(hào)頻率的高低和持續(xù)的時(shí)間，就可以使揚(yáng)聲器發(fā)出連續(xù)的樂曲聲。圖3 樂曲自動(dòng)演奏模塊仿真圖 當(dāng) auto為“0”時(shí)，由存儲(chǔ)在此模塊中的8位二進(jìn)制數(shù)作為發(fā)聲控制輸入，可自動(dòng)演奏樂曲。（3） 數(shù)控分頻模塊數(shù)控分頻模塊是對(duì)時(shí)基脈沖進(jìn)行分頻，得到與7七個(gè)音符相對(duì)應(yīng)的頻率。圖4 數(shù)控分頻模塊的仿真圖數(shù)控分頻模塊對(duì)時(shí)基脈沖進(jìn)行分頻，得到與7七個(gè)音符對(duì)應(yīng)頻率。該圖輸入系統(tǒng)時(shí)鐘信號(hào)CLK1初值為0（各輸出值都是在時(shí)鐘信號(hào)的下降沿有效），音符分頻系數(shù)TONE1為00100000即1290Hz,驅(qū)動(dòng)揚(yáng)聲器的音頻信號(hào)SPKS輸出為1。（4） 頂層設(shè)計(jì)頂層模塊由樂曲自動(dòng)演奏（auto），音調(diào)發(fā)生器（tone）和數(shù)控分頻器（fenpin）三個(gè)模塊組成。設(shè)置一個(gè)自動(dòng)演奏/鍵盤輸入切換auto，即當(dāng)auto=“0”時(shí)，選擇自動(dòng)演奏音樂存儲(chǔ)器里面的樂曲，auto=“1”時(shí)，選擇鍵盤輸入的信號(hào)。輸入系統(tǒng)時(shí)鐘信號(hào)CLK32MHZ初值為0，自動(dòng)演奏信號(hào)HANDTOAUTO初值為0，鍵盤輸入信號(hào)INDEX1為00000000；輸出音符信號(hào)CODE1則為0110000，高低音節(jié)信號(hào)HIGH1變?yōu)?，即高音，音頻信號(hào)SPKOUT即輸出0，輸出為1時(shí)CODE1變?yōu)?110100，這時(shí)出現(xiàn)10ns的延時(shí)。在仿真時(shí)由于系統(tǒng)各方面原因影響，出現(xiàn)延時(shí)屬于正?，F(xiàn)象。也許是能力不夠，再加上臨近期末時(shí)間較為緊迫，頂層設(shè)計(jì)沒能做出來，程序在編譯過程中出錯(cuò)，可是知識(shí)范圍太窄，沒能找出錯(cuò)誤所在，導(dǎo)致頂層的模塊沒能完成，因此也沒有仿真的圖形出來。到現(xiàn)在為止，簡易電子琴的設(shè)計(jì)基本上告一段落，雖然由于自身問題沒能很好地完成設(shè)計(jì)的要求，但是在設(shè)計(jì)的過程中，我受益匪淺，自身的知識(shí)能力得到了鍛煉的同時(shí)還對(duì)專業(yè)的認(rèn)識(shí)有了進(jìn)一步的加強(qiáng)。通過幾天的課程設(shè)計(jì)，我對(duì)數(shù)據(jù)庫軟件EDA技術(shù)、Verilog HDL、等系列知識(shí)都有了一定的了解。使用EDA技術(shù)開發(fā)頁面的能力也有了很大提高。這個(gè)程序設(shè)計(jì)讓我學(xué)會(huì)一種新的語言，對(duì)數(shù)字系統(tǒng)結(jié)構(gòu)也有了更進(jìn)一步的了解和認(rèn)識(shí)，對(duì)我以后的學(xué)習(xí)有很大的幫助。通過這次的設(shè)計(jì)，我也認(rèn)識(shí)到自己的缺點(diǎn)和不足，如對(duì)專業(yè)理論知識(shí)了解不夠透徹，不能很好地將之運(yùn)用于實(shí)踐中，雖然在暑期的電子設(shè)計(jì)大賽中有過動(dòng)手能力的增強(qiáng)訓(xùn)練，但是對(duì)于我們電子專業(yè)的學(xué)生，實(shí)踐能力是占非常大的比重的，因此在接下來的日子里，提高自己的實(shí)踐能力是重點(diǎn)，而且必須加深對(duì)專業(yè)知識(shí)的理解。參考文獻(xiàn)：[1]曹昕燕、周鳳臣、聶春燕：《EDA技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)》 清華大學(xué)出版社[2]王金明 《數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL》 電子工業(yè)出版社附錄：附錄1：樂曲自動(dòng)演奏源程序清單module AUTO (CLK, AUTO, CLK2, INDEX2, INDEX0)。 input CLK。 input AUTO。 output CLK2。 reg CLK2。 input[7:0] INDEX2。 output[7:0] INDEX0。 reg[7:0] INDEX0。 reg[4:0] COUNT0。 always @(CLK or AUTO) begin : PULSE0 reg[3:0] COU