[工程科技]邏輯門(mén)電路-文庫(kù)吧
2025-02-03 02:33 本頁(yè)面
【正文】 ’、 C’三個(gè)數(shù)字信號(hào)。 2. 漏極開(kāi)路輸出的與非門(mén)（ OD門(mén)） 邏輯符號(hào) 電路結(jié)構(gòu) 電路特點(diǎn) 它的一個(gè)特有功能是可以將它們的輸出端直接相連，實(shí)現(xiàn)輸出信號(hào)之間的邏輯與運(yùn)算（“線與”）。 漏極開(kāi)路輸出門(mén)的“線與”連接 39。39。39。21 )()()( CDABCDABYYY ????? 在使用這種門(mén)電路時(shí)必需外接一個(gè)上拉電阻 RP，其值應(yīng)遠(yuǎn)小于 T1或 T2的截止電阻 ROFF，而又遠(yuǎn)大于T1和 T2的導(dǎo)通電阻 RON，以保證輸出的高低電平分別為 VOH=VDD、 VOL=0。 RP阻值的計(jì)算方法 當(dāng)輸出為高電平 VOH，所有 OD門(mén)輸出端的 MOS管全處于截止?fàn)顟B(tài)。 為保證輸出為高電平， RP上的壓降不能太大，即 RP阻值不能太大。 OHpLOHDD VRInIV ??? ||(( m a x )|)|/()( pLOHOHDDp RInIVVR ???? 當(dāng)輸出為低電平 VOL時(shí)，只要有一個(gè) OD門(mén)輸出管導(dǎo)通時(shí)，負(fù)載電流IL和流過(guò) RP的電流全部流過(guò)這個(gè) MOS管。 為保證輸出為低電平， IL不能太大，即 RP阻值不能太小。 ( m a x )/)( OLpOLDDL IRVVI ???( m i n )( m a x ) )/()( pLOLOLDDp RIIVVR ????《 例 》 計(jì)算電路中 OD門(mén)上拉電阻 RP的取值范圍。 已知 VDD=5V， OD門(mén) G1～ G3輸出端 MOS管截止時(shí)漏電流IOH=5uA，導(dǎo)通時(shí)允許輸入最大負(fù)載電流 IOL(max) =4mA。負(fù)載 G4～ G7是四個(gè)反相器，它們的高電平輸入電流IIH=1uA,低電平輸入電流 IIL=1uA,(從輸出端流出）。要求輸出高、低電平滿(mǎn)足 VOH≥， VOL≤。 《 解 》 |)|/()(( m a x ) LOHOHDDP InIVVR ?????????? ?? 66 1041053/()(?? )/()( ( m a x )0( m in ) LLOLDDP IIVVR ????????? ?? )104104/()( 63?? RP的取值范圍為 Ω ～ 。 利用漏極開(kāi)路輸出門(mén)接成總線結(jié)構(gòu) 將三個(gè)漏極開(kāi)路的與非門(mén)接到同一條總線上。只要任何時(shí)候 C C C3，當(dāng)中只有一個(gè)為 1，就可以在同一條總線上分時(shí)傳送 A1’、 A2’、 A3’信號(hào)。 漏極開(kāi)路的輸出門(mén)換可以很方便的實(shí)現(xiàn)電平轉(zhuǎn)移。 普通的 CMOS門(mén)電路絕對(duì)不允許”線與”連接。 CMOS電路的靜電防護(hù)和鎖定效應(yīng) 由于 MOS管 的 SiO2層極?。s 40～ 100nm范圍），所以當(dāng)柵極上積累一定數(shù)量的電荷后，將形成很強(qiáng)的電場(chǎng)將氧化層擊穿，造成器件損壞。為此， CMOS集成電路都設(shè)置了輸入保護(hù)電路。 鎖定效應(yīng) 當(dāng) CMOS電路的輸入或輸出端出現(xiàn)瞬時(shí)高壓（高于電源電壓 VDD）時(shí)，有可能使電路進(jìn)入這樣一種狀態(tài)， 即電源至公共端之間有很大的電流流過(guò)，輸入端失去控制作用。 目前在高速 CMOS集成電路中，通過(guò)改進(jìn)工藝盡量避免鎖定效應(yīng)，但還是不能全部避免。 CMOS門(mén)電路電氣特性和參數(shù) 1. 直流電氣特性和參數(shù) ⑴ 輸入高電平 VIH 和輸入低電平 VIL 在保證輸出電平基本不變的情況下，允許輸入高、低電平有一定范圍變化。一般都給出輸入高電平的最小值 VIL(min)和輸入低電平的最大值VIH(max)。 ⑵ 輸出高電平 VOH 和輸出低電平 VOL VOH和 VOL同樣也各有一個(gè)允許的數(shù)值范圍，同樣也給出輸出高
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