【正文】 0 1 1 0 1 1 1 1 1 F= ABC+ABC+ABC+ABC = m1+m2+m6+m7 第四章 組合邏輯電路 第四章 組合邏輯電路用卡諾圖化簡 A BC 0 1 00 01 11 10 1 1 1 1 F= AB+BC+ABC（ 7個門） =AB（ C+C） +BC+A BC =ABC+ABC+BC+A BC =BC+C（ A⊙B ）（ 5個門） A B C 1 = amp。 amp。 ≥1 F ． 第四章 組合邏輯電路 第四章 組合邏輯電路練習(xí)二 設(shè)計由三個開關(guān)控制電燈的邏輯電路，要求奇數(shù)個開關(guān)合上時控制燈亮，偶數(shù)個開關(guān)合上時控制燈滅。 電子學(xué)院有三個工廠，當(dāng)有一個工廠用電時，由變電站一供電，當(dāng)有兩個工廠用電時，由變電站二供電，當(dāng)有三個工廠用電時，由變電站一和二同時供電，試設(shè)計一個供電控制系統(tǒng)滿足上述條件。 分別用與非門和與或非門設(shè)計舉重裁判電路，有A、 B、 C、 D四個裁判， A為主裁判，只有當(dāng)主裁判同意，并有其它一個或一個裁判以上同意，才算通過。 第四章 組合邏輯電路 第四章 組合邏輯電路 常用中規(guī)模組合邏輯部件的原理和應(yīng)用 表 4 – 6 集成電路的劃分 第四章 組合邏輯電路 第四章 組合邏輯電路 在 SSI中僅僅是 器件 的集成； 在 MSI中則是 邏輯部件 的集成，這類器件能完成一定的邏輯功能； 而 LSI和 VLSI、 SLSI則是 數(shù)字子系統(tǒng)或整個數(shù)字系統(tǒng) 的集成。 第四章 組合邏輯電路 第四章 組合邏輯電路 MSI、 LSI與 SSI相比的優(yōu)點 ： (1) 體積縮小 。 如在通信、測量、控制等設(shè)備中用MSI、 LSI代替 SSI，可使整機(jī)體積大大縮小。 (2) 功耗低，速度高 。 由于元器件連線縮短，連線引起的分布電容及電感的影響減小，因而提高了整個系統(tǒng)的工作速度。 (3)可靠性高。 由于系統(tǒng)的焊接點數(shù)，接插件及連線數(shù)大為減少，因此系統(tǒng)有較高的可靠性。 (4)抗干擾能力高 。 由于全部電路都封裝在一個殼內(nèi)，外界干擾相對而言也就不嚴(yán)重了。 第四章 組合邏輯電路 第四章 組合邏輯電路 加法器（半加器與全加器） 數(shù)字系統(tǒng)的基本任務(wù)之一是進(jìn)行算術(shù)運算。而在系統(tǒng)中 加、減、乘、除均是利用加法電路來實現(xiàn) ，所以加法器便成為數(shù)字系統(tǒng)中最基本的運算單元 。 半加器－ 不考慮 低位來的進(jìn)位 的加法，稱為半加。完成半加功能的電路稱為半加器 。 全加器－ 考慮低位來的進(jìn)位的 加法，稱為全加。完成全加功能的電路稱為全加器 。 第四章 組合邏輯電路 第四章 組合邏輯電路 半加器有兩個輸入端，分別為加數(shù) A和被加數(shù) B。輸出兩個，分別為 和數(shù) S和向高位的 進(jìn)位位 Ci+l。 ABSCi ＋ 1加數(shù)被加數(shù)和數(shù)向高位 進(jìn)位半加器圖 4 – 1 半加器框圖 第四章 組合邏輯電路 第四章 組合邏輯電路ABCBABASi ???? 1____表 4 – 2 半加器真值表 A B S Ci+1 0 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 第四章 組合邏輯電路 第四章 組合邏輯電路＝ 1amp。ABSCi ＋ 1圖 4 – 2 半加器邏輯圖 第四章 組合邏輯電路 第四章 組合邏輯電路 2. 全加器設(shè)計 全加器有三個輸入端，分別為加數(shù) A和被加數(shù) B和低位的進(jìn)位位。 輸出仍是兩個，為 和數(shù) S和向高位的進(jìn)位位 Ci+l。 AiSiCi ＋ 1全加器BiCi － 1圖 43 全加器框圖 第四章 組合邏輯電路 第四章 組合邏輯電路表 4–3 全加器真值表 Ai Bi C i1 Si C i+1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 第四章 組合邏輯電路 第四章 組合邏輯電路函數(shù)變換過程如下： iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiBACBABACBABACBACBACBACBACCBACBACBACBABACBABACBACBACBACBAS?????????????????????????????????????????11____11__1__1__111__ _ __ __ __1__1____1______11____1____1____)()()()()(第四章 組合邏輯電路 第四章 組合邏輯電路由 Si、 Ci+1式組成的邏輯電路如圖 413 所示。 amp。＝ 1＝ 1≥1amp。BiAiCi － 1Ci ＋ 1Si圖 4 – 4 用異或門構(gòu)成全加器 第四章 組合邏輯電路 第四章 組合邏輯電路1____1________1__1__1__1__1________??????????????iiiiiiiiiiiiiiiiiiiiCACBBACCBACBACBACBASAiBiCi － 1Ci ＋ 1Si111≥1amp?！?amp。圖 4 – 5 用與或非門組成全加器 第四章 組合邏輯電路 第四章 組合邏輯電路 3. 多位二進(jìn)制加法 實現(xiàn)兩個 n位二進(jìn)制相加時，可用 n位全加器，其進(jìn)位方式有兩種： 串行進(jìn)位 目前生產(chǎn)的 74LS83為四位串行進(jìn)位加法器 超前進(jìn)位 74LS283為超前進(jìn)位四位加法器 第四章 組合邏輯電路 第四章 組合邏輯電路(1)串行進(jìn)位 圖為四位串行進(jìn)位加法器 ,每一位的進(jìn)位送給下一位 的進(jìn)位輸入端。 ∑CO CIA3B3C3S3∑CO CIA2B2S2∑CO CIA1B1S1∑CO CIA0B0S0C2C1C0C－ 1圖 4 – 6 四位串行進(jìn)位加法器 第四章 組合邏輯電路 第四章 組合邏輯電路*(2) 超前進(jìn)位。 11)( ????????iiiiiiiiiiCBABACCBAS 各級進(jìn)位都可同時產(chǎn)生，這樣每位加法不必等低位運算結(jié)果，故提高了運算速度。 前面我們已經(jīng)得到全加器的表達(dá)式，令 Gi=AiBi稱為進(jìn)位產(chǎn)生函數(shù)， Pi=Ai Bi稱為進(jìn)位傳輸函數(shù)。將其代入 Si, Ci表達(dá)式中得遞推公式 ?11??????iiiiiiiCPGCCPS第四章 組合邏輯電路 第四章 組合邏輯電路這樣可得各位進(jìn)位信號的邏輯表達(dá)式如下： 101230123123233233310120222122210101101111000???????????????????????CPPPPGPPPGPPGPGCPGCCPPPGPPGCPGCCPPGPGCPGCCPGC第四章 組合邏輯電路 第四章 組合邏輯電路1 ≥11 ≥11 ≥11 ≥11≥1B3A3≥1≥1B2A2A1B1≥1C－ 1B0A0＝ 1P3＝ 1P2P1＝ 1P0C0C1C2S0S1S2S3CO( C3)12345678161514131211109G N DC－ 1B0A0S0A1B1S1COS3B3A3S2A2B2UCC( a ) ( b )＝ 1amp。amp。amp。amp。1amp。amp。amp。amp。amp。amp。amp。amp。amp。amp。amp。amp。amp。amp。圖 4–7 74LS283 邏輯圖與引腳圖 (a) 邏輯圖 (b) 引腳圖 第四章 組合邏輯電路 第四章 組合邏輯電路 由于 74LS283采用了超前進(jìn)位，故 10ns便可產(chǎn)生進(jìn)位輸出信號 CO(即 C3),但利用 74LS283級聯(lián)擴(kuò)展成八位或多于八位的二進(jìn)制加法器時，片間仍然串行進(jìn)位，影響了運行速度。此時也可在片間采用超前進(jìn)位，為此生產(chǎn)了集成超前進(jìn)位產(chǎn)生器 74LSl82。 在 74LS283進(jìn)行級聯(lián)擴(kuò)展時，其各片的進(jìn)位也是超前進(jìn)位。這樣既擴(kuò)充了位數(shù)，又保持了較高的運行速度，而且使電路又不太復(fù)雜。 74LSl82邏輯圖及引腳圖如圖 4—8所示。 第四章 組合邏輯電路 第四章 組合邏輯電路圖 47 中 S0S3表達(dá)式可經(jīng)變換化簡而得，以 S1為例 ))()])([)(__ __ _ __001__001110100011100__0__000111001011BACBABABCABABACBABABABACPGPCPS??????????????????????????第四章 組合邏輯電路 第四章 組合邏輯電路amp。amp?！?amp?！?≥1≥1 11111111P1G3P2G2P11G11P01G01 1GnGn ＋ xGn ＋ yGn ＋ z12345678161514131211109G N DFPP3G3P0G0P1G1FGGn ＋ zGnG2P2UCC( b )Gn ＋ yGn ＋ x( a )amp。amp。amp。amp。amp。amp。amp。1FPFG圖 48 74LS182邏輯圖及引腳圖 (a) 邏輯圖 (b) 引腳圖 第四章 組合邏輯電路 第四章 組合邏輯電路 4. 全加器的應(yīng)用 全加器除了可作為二進(jìn)制的加法運算外，還可用于其它方面，如二進(jìn)制的減法運算、乘法運算， BCD碼的加、減法，碼組變換，數(shù)碼比較，奇偶檢驗等。 減法運算也可以用加法器，其方法是用被減數(shù)加上減數(shù)的補(bǔ)碼。 假設(shè)兩個不帶符號的 4位二進(jìn)制數(shù)為 A＝ A3 A2 A1 A0 和 B＝ B3 B2 B1 B0 則 A－ B＝ A3 A2 A1 A0－ B3 B2 B1 B0 3 2 1 0 3 2 1 0 1A A A A B B B B? ? ?第四章 組合邏輯電路 第四章 組合邏輯電路例 6 試用全加器構(gòu)成二進(jìn)制減法器 。 利用 “ 加補(bǔ) ”的概念 ， 可將減法用加法來實現(xiàn) ， 如圖： 4 ∑B3B2B1B0C4S3S2S1S0Ci － 1