基于fpga設計的功能仿真和時序仿真-文庫吧
2025-01-03 14:59 本頁面
【正文】 ModelSim 進行仿真是建立在仿真庫的基礎上的（此處進行的是功能仿真，因而不用編譯特定廠商的庫），所以首先要建立庫并把庫映射到實際的物理路徑。通常用戶編譯的文件都放在work庫中，所以必須先建立work 庫。有兩種方法建立并映射庫，第一種方法是通過圖形界面，在菜單Design→Create a New Library 彈出對話框，如圖1 所示。在Library Name 中輸入work，如果建立其它庫，可以輸入其它名字。Library Map to 是映射的物理路徑。第二種方法是用命令行的形式，建立庫用ModelSimvlib庫名，映射庫用ModelSimvmap ， 如建立并映射庫work，就可以在ModelSim 主窗口命令提示符下輸入 vlib work vmap work work 圖1 建立新庫的對話框 （2）編譯源代碼 該步驟主要檢查源文件的語法錯誤。實現(xiàn)方法有兩種，一是通過菜單Design→Compile，出現(xiàn)選擇源文件對話框，選擇要編譯的源文件，編譯即可；二是通過命令行方式，這一步對于VHDL 和Verilog 所使用的命令是不一樣的，對于VHDL ， 對于Verilog ，文件按出現(xiàn)的先后順序編譯，且支持增量編譯。編譯后的文件會放在缺省當前work 庫中。 （3）啟動仿真器 該步驟主要是把所有仿真的文件加載到當前的仿真環(huán)境中。實現(xiàn)的方法兩種，一是通過菜單Design→Load Design，出現(xiàn)加載對話框，選擇要仿真的程序即可；二是通過命令行的形式vsimlib ， 這條命令對于VHDL 和Verilog 都一樣。 （4）執(zhí)行仿真 該步驟是正式執(zhí)行仿真了，在仿真前最重要的一個步驟就是加載激勵，如要對下面的加法器進行仿真，加法器實體說明如下： entityAdd is port(D1: in std_logic_vector(7 downto 0)；輸入 D2: in std_logic_vector(7 downto 0)；輸入 D0: out std_logic_vect
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