【正文】 圖23 ④、利用Modelsim對所設計的代碼進行功能仿真，根據(jù)所得到的仿真波形驗證所設計的代碼正確性，以及是否滿足實驗要求，如圖24。圖24 附錄一給出了參考代碼。 （2）、電路綜合：使用電路綜合軟件DC對功能正確的設計代碼進行綜合，得到所設計代碼對應的網表文件，如圖25所示。圖25具體實驗操作步驟如下：①、啟動Design Compiler綜合器打開命令輸入窗口。在工作站上登陸，并打開一個Terminal。 進入綜合環(huán)境。在命令提示符下輸入 design_visionamp。圖26 啟動DesignCompiler窗口此時會彈出一個如下圖所示的窗口，該窗口為Design Compiler綜合工具的圖形界面。圖27 DesignCompiler工作界面②、邏輯單元庫加載：邏輯單元庫由工藝廠商提供，庫中包含豐富的邏輯門資源，比如單元電路（cell schematic）和時序模型（timing model）等。其中，單元電路用于電路綜合，以便產生邏輯電路的網表（netlist）；時序模型描述各邏輯門精確的時序信息，工藝線的元件工程師會提取各邏輯門內的寄生電阻及電容進行模擬，進而建立各邏輯門的實際延遲參數(shù)，包括門延遲（gate delay） 、輸入延遲/輸出延遲（input delay / output delay）及所謂的連線延遲（wire delay）等。在Design Compiler的主界面菜單中打開FileSetup，如下圖28。圖28 打開邏輯單元庫加載界面選擇工藝廠商提供的邏輯單元庫，進行設置。圖29 加載邏輯單元庫界面設置完畢后，如下圖210。圖210 加載邏輯單元庫后的界面需要注意的是此處添加工藝庫時，需要添加的工藝庫為進行DC綜合所需要使用的工藝庫，該工藝庫一般由Standard_Cell和IO_Cell兩部分組成。每個部分都包括滿足不同電壓的工藝模型，使用時可以根據(jù)設計需要進行選擇。另外，在添加工藝庫時還要將所需要的元件庫與工藝映射庫都添加完全，不要忽略掉type、min和max庫中的任何一個。本次實驗中所使用的工藝庫為：芯片內部邏輯單元所對應的工藝模型Standard_Cell\_lib下的ptf_5V庫中的basic、primitive、clockdriver和special四個文件夾下的工藝文件，Standard_Cell\_lib\wire_model下的傳輸線工藝映射模型，以及芯片輸入輸出接口單元所對應的工藝模型IO_Cell\。③、用戶設計源文件的加載與分析：首先加載計數(shù)器的源文件。需要注意的是由于設計的不同，設計源文件可能有多個，而且可能還有調用關系，所以在加載時需要注意要全部加載進去。通過FileAnalyze打開用戶設計分析界面，如下圖211。 圖211 用戶設計源文件分析界面選擇并加載用戶設計源文件，如圖212。圖212 加載用戶設計源文件的操作用戶設計源文件加載后，進行實現(xiàn)（Elaborate）。這里的實現(xiàn)和接下來的綜合是有很大區(qū)別的，實現(xiàn)只是將設計用Design Compiler自帶的廣義綜合庫進行實現(xiàn)，并未映射到廠商的邏輯單元庫。打開FileElaborate，如下圖213。圖213 實現(xiàn)（Elaborate）的工作界面選擇默認庫DEFAULT，Design中選擇設計文件的頂層模塊。圖214 實現(xiàn)（Elaborate）的設置界面點擊OK后，Design Compiler進行初步實現(xiàn)，界面如下圖215。圖215 實現(xiàn)（Elaborate）的結果界面④、頂層設計文件設置 ：單擊鼠標選中頂層模塊，打開HierarchyUniquifyhierarchy，如下圖216。圖216 層次化的工作界面在出現(xiàn)對話框中選擇OK。⑤、時序約束：在執(zhí)行綜合步驟之前，首先要加入設計的各種時序要求，如時鐘周期，數(shù)據(jù)初始化達到高電平的時間等各種限制條件，從而使綜合后的時序能夠滿足事先設定的要求?？梢苑磸托薷母鞣N約束條件，使綜合后的文件最終通過后端時序仿真。 打開AttributesSpecify Clock，如下圖217。圖217 設置時鐘約束的界面設置Clock屬性，如周期、沿上升時間、下降時間等。如下圖218。圖218 設置時鐘屬性約束的界面⑥、綜合及優(yōu)化：在設置完時序約束之后，就可開始綜合優(yōu)化了，打開DesignCompile Design，出現(xiàn)下面的工作界面。圖219 綜合優(yōu)化的工作界面選擇綜合屬性，用戶可根據(jù)設計需求進行設置，比如面積優(yōu)先、時序優(yōu)先等，在沒有特殊要求的情況下也可以選擇默認設置。圖220 綜合優(yōu)化設置的工作界面單擊OK后，有一個較長的綜合過程，綜合時間的長短取決于設計的大小和時序的約束等情況，請耐心等候。綜合完畢后，出現(xiàn)下面的網表圖221。圖221 綜合優(yōu)化后的界面⑦、綜合結果導出：綜合后，一般需要導出綜合后的Verilog網表文件（）和時序信息文件（，主要用于后續(xù)的仿真），導出Verilog網表文件的操作如下。打開FileSave as，如下圖222。圖222 導出網表文件的工作界面選擇路徑及文件名，如下圖223。圖223 導出網表文件時選擇路徑及文件名的工作界面導出時序信息文件。操作如下圖224，打開FileSave info。圖224 導出時延信息文件的界面選擇路徑及文件名，如圖225。圖225 導出時延文件時選擇路徑及文件名的界面由于在下一步使用Astro進行自動布局布線時需要使用后綴名為sdc的時序文件，因此可在DC的命令操作提示行內輸入write_sdc + 存儲路徑/目標時序文件名來得到該時序文件，如果不輸入存儲路徑則默認將該sdc時序文件存儲在當前啟動DC的操作路徑目錄下。至此，ASIC邏輯綜合完成，并通過綜合獲得了邏輯電路圖、進行自動布局布線所需的邏輯電路網表文件和時延信息文件。需要注意的是，在此處所使用的綜合庫文件一定要和在下一步操作中使用的自動布局布線所使用的工藝庫是同一家工藝廠商提供的綜合庫，否則即使DC綜合所得網表是正確的，也無法正確的進行下一步自動布局布線的操作。使用DC的具體方法可以參考《計算機仿真技術》課程的實驗指導書。（3）、自動布局布線：利用自動布局布線軟件Astro，采用實驗一的實驗步驟對經過DC綜合得到的電路網表文件和時序文件進行自動布局布線操作，即可得到自動販賣機主控芯片的版圖如圖226。圖226 最終版圖四、思考題指出半定制數(shù)字集成電路的設計流程。指出半定制設計流程中各個環(huán)節(jié)的主要作用，以及各個環(huán)節(jié)所得到的設計文件的特點。五、實驗報告要求寫出實驗題目、實驗目的、實驗原理、實驗儀器、實驗內容。寫出DC所使用的工藝映射模型中type、min和max的含義。 寫出不同的綜合策略與自動布局布線優(yōu)化方法所得版圖的區(qū)別。實驗三 CMOS反相器的版圖設計及其功能驗證一、實驗目的 掌握CMOS反相器的版圖設計方法。 掌握CMOS反相器的瞬時分析和直流分析的方法。 了解集成電路設計當中的LVS。二、預習要求 預習集成電路版圖設計規(guī)則。 掌握運用Cadence進行電路模擬的方法。 寫出預習報告。三、實驗內容及步驟 CMOS反相器電路設計：利用Cadence的電路圖編輯工具Schematic Editor將PMOS和NMOS組合成反相器邏輯電路并輸出網表文件。反相器輸入輸出端口的關系如表31。表31 反相器輸入輸出端口輸入輸出0110 利用Cadence仿真工具Analog Environment進行反相器瞬時分析，操作流程為：在Library Manager中分別建立非門not(cell)的schematic(view)和symbol(view)，如圖31(a) 和31(b)所示。兩者的PIN的名稱必須一致，這樣才能建立起一一對應的關系。建立symbol(view)的步驟：在Library Manager中新建cell，在窗口的Tool項選擇Composersymbol,即建立的是symbol(view)。圖31（a） 圖31（b）用子菜單Add/Shape/Line和Add/Shape/Circle的命令畫出如右圖的形狀；用子菜單Add/label的命令添加標簽[@instanceName]；用子菜單Add/Selection Box命令添加選擇框。另一種建立symbol(view)的方法是：打開not(cell)的schematic(view)，用子菜單Design/Create Cellview/From Cellview命令。出現(xiàn)以下的窗口，如圖32。 圖 32 從一個view建立另一個view輸入相應的名稱后，單擊OK，就出現(xiàn)如圖33的選項窗口。其建立的symbol如圖34所示，如果不是建立有常用符號的子模塊，如與門，非門等邏輯門，這種方法是較快的。 圖 33 建立symbol的選項窗口圖 34 第二種方法建立的symbol圖形這樣就建立了一個最簡單的子模塊——非門。在模擬過程中，就可以通過添加元器件（ponent）來直接將非門加到電路中來，而不用具體畫出其內部的結構，這實際上就是以一個簡單的symbol來代替其內部的復雜結構。以此類推，可以將小模塊一步步的拼湊成大的模塊，直接用于模擬仿真。有一點要注意的是：對于有源器件（如非門）建立symbol，必須在原始電路圖上添加analoglib中的源和地，而且源的電壓值也需要設定好，否則變?yōu)閟ymbol搭成電路后會出錯。當然用于模擬時設定的激勵源是不用加在電路圖中的。接著利用所學內容對所建立的反相器非門進行瞬態(tài)仿真，得到輸入輸出特性曲線，并根據(jù)仿真曲線測量上升延遲和下降延遲時間，將其填入下表32。反相器參數(shù)上升延遲時間下降延遲時間PMOS管W/L=6u/NMOS管W/L=3u/PMOS管W/L=6u/2uNMOS管W/L=3u/2uPMOS管W/L=12u/NMOS管W/L=3u/表 32圖 35 測量輸出下降延遲利用Cadence的LayoutEdit進行反相器版圖設計： 本實驗要求先繪制NMOS與PMOS的版圖，然后引用繪制好的單元文件繪制反相器版圖。（1）設計環(huán)境設定：使用library manager。首先，建立一個新的庫myLib，關于建立庫的步驟，在前文介紹cdsSpice時已經說得很清楚了，就不再贅述。與前面有些不同的地方是：由于我們要建立的是一個版圖文件，因此我們在technology file選項中必須選擇pile a new techfile,或是attach to an exsiting tech file。這里由于我們要新建一個tech file，因此選擇前者。這時會彈出load techfile的對話框，如圖36所示。圖36在ASCII Technology 。接著就可以建立名為inv的cell了。為了完備起見，讀者可以先建立inv的schematic view和symbol view（具體步驟前面已經介紹，其中pmos長6u。nmos長為3u。model 仍然選擇hj3p和hj3n）。然后建立其layout view，其步驟為：在tool中選擇virtuoso－layout，然后點擊ok。（2）常用功能與操作方法介紹：首先，在library manager中打開inv這個cell的layout view。即打開了virtuoso editing窗口，如圖37所示。圖37 virtuoso editing窗口版圖視窗打開后，掩模版圖窗口顯現(xiàn)。視窗由三部分組成：Icon menu , menu banner , status banner。Icon menu (圖標菜單)缺省時位于版圖圖框的左邊，列出了一些最常用的命令的圖標,要查看圖標所代表的指令，只需要將鼠標滑動到想要查看的圖標上，圖標下方即會顯示出相應的指令。menu banner（菜單欄）,包含了編輯版圖所需要的各項指令，并按相應的類別分組。幾個常用的指令及相應的快捷鍵列舉如下：Zoom In 放大 (z)Zoom out by 2 縮小2倍(Z)Save 保存編輯(f2) Delete 刪除編輯(Del)Undo 取消編輯(u)Redo 恢復編輯 (U)Move 移動(m)Stretch 伸縮(s)Rectangle 編輯矩形圖形(r)Polygon 編輯多邊形圖形(P) Path 編輯布線路徑(p)Copy 復制編輯 (c)status banner（狀態(tài)顯示欄），位于menu banner的上方，顯示的是坐標、當前編輯指令等狀態(tài)信息。在版圖視窗外的左側還有一個層選擇窗口（Layer and Selection Window LSW）。LSW視圖的功能：①、可選擇所編輯圖形所在的層；②、可選擇哪些層可供編輯；③、可選擇哪些層可以看到。 由于我們所需的部分版圖層次在