vhdl課程設(shè)計--四路搶答計時器設(shè)計-文庫吧
2025-01-01 03:36 本頁面
【正文】 現(xiàn)的方法可使用觸發(fā)器或鎖存器，在得到第一信號后將輸入封鎖，使其它組的搶答信號無效。形成第一搶答信號后，用編碼、譯碼及數(shù)碼顯示電路顯示第一搶答者的組別，控制揚聲器發(fā)出音響，并啟動答題計時電路。本模塊采用 74HC373 芯片，一開始，當(dāng)所 有開關(guān)均未按下時，鎖存器輸出全為高電平，經(jīng)８輸入與非門和非門后的反饋信號仍為高電平，該信號作為鎖存器使能端控制信號，使鎖存器處于等待接收觸發(fā)輸入狀態(tài)；當(dāng)任一開關(guān)按下時，輸出信號中必有一路為低電平，則反饋信號變?yōu)榈碗娖?，鎖存器剛剛接收到的開關(guān)被鎖存，這時其它開關(guān)信息的輸入將被封鎖。由此可見，觸發(fā)鎖存電路具有時序電路的特征，是實現(xiàn)搶答器功能的關(guān)鍵 答題計時模塊的任務(wù)是當(dāng)主持人啟動這個計時開關(guān)時開始計時，如果在規(guī)定的時間內(nèi)答完題則答題有效，如果在規(guī)定的時間內(nèi)沒有完成，則答題無效。計時器從規(guī)定的時間倒計時，計時為零 時計時結(jié)束。答題有無效作憑主持人來判斷。本模塊由比較器 C1 和 C2，基本 RS 觸發(fā)器和三極管 T1 組成。兩個比較器的翻轉(zhuǎn)分別由高電平觸發(fā)THR 和低電平觸發(fā) TRI 的輸入電壓與比較基準(zhǔn)電壓比較決定，其輸出控制 RS 觸發(fā)器 和放電 BJT 晶體客 T 的狀態(tài)。 計分電路模塊是給答題人計分用的，按照規(guī)定如果主持人判定答題有效則加分，如無效則按照設(shè)定不加分或者扣分。并將分?jǐn)?shù)顯示在計分屏幕上。本模塊采用74LS112 芯片，設(shè)置成兩個電路一個加法器和一個減法器。個位電路始終顯示為 0 所以將它直接接顯示器的個位，再把十位的看成個位加減，依此類 推。電路中設(shè)加分，減分和復(fù)位按鈕。加法器和減法器電路中的單脈沖分別為加分和減分按鈕，而兩個電路中的清零電平開關(guān)就是復(fù)位按鈕。 顯示功能是將計分電路中的計分結(jié)果通過掃描并顯示出來于屏幕上。搶答者和觀眾則通過顯示屏幕上的分?jǐn)?shù)來判別競賽都之間的成績。最終勝負結(jié)果也是通過這個分?jǐn)?shù)來判別的。顯示部分采用動態(tài)掃描 4 位 LED 顯示接口電路 , LED 動態(tài)顯示是單片機中應(yīng)用最為廣泛的一種顯示方式 , 其接口電路是把所有顯示器的 8 個筆劃段 a~dp 同名端并聯(lián)在一起 , 而每一個顯示器的公共極 COM 是各自獨立地受 I/O 線控制 , CPU 的字段輸出口送出字形碼時 , 所有顯示器由于同名端并連接收到相同的字形碼 , 但究竟哪個顯示器亮 , 則取決于 COM 端 , 而這一端是由 I/O 控制的 , 所以就可以自行決定何時顯示哪一位了 , 在輪流點亮掃描過程中 , 每位顯示器的點亮?xí)r間表是極為短暫的 , 但由于人的視覺暫留現(xiàn)象及發(fā)光二極管的余輝將就盡管實際上各位顯示器并非同時點亮 , 但只要掃描速度足夠快 , 給人的印象就是一組穩(wěn)定的顯示數(shù)據(jù) , 不會有閃爍感。 確定了通過七大模塊實現(xiàn)的搶答功能與計時功能的設(shè)計思想，接著就要進行程序的設(shè)計 與調(diào)試 和 利用 MAX+plus II對各個模塊功能的仿真最終實現(xiàn)一個合格的功能完整的四路搶答計時器 用整體框圖 描述 四路搶答計時器 四路搶答計時器的整體框圖 數(shù)碼管片選信號 鎖存器模塊 LOCKB 同步信號 按 鍵 D1 二進制轉(zhuǎn)換 倒計時模塊 倒計時模塊 七段數(shù)碼管譯碼電路 蜂鳴器 七段數(shù)碼管 D1 D1 D1 按 鍵 2 按 鍵 1 顯示模塊 第 3 章 四路搶答計時器設(shè)計 在本學(xué)期的硬件知識學(xué)習(xí)中，我們曾在單片機實驗中做過 8 路搶答器，在接口實驗中做過 8路搶答器，而現(xiàn)在的 VHDL課程設(shè)計之前 ，我第一個念頭就是能否利用 VHDL編程技術(shù)實現(xiàn)一個簡單的帶有倒計時功能的八路搶答器，隨后我?guī)е蓡柸?圖書館借閱相關(guān)書籍，在一本名為《 VHDL 數(shù)字電路設(shè)計與應(yīng)用實踐教程》的書中找到了相似的程序，可是這個程序不包含倒計時功能而且是一個 4 路搶答器，可是其他的模塊都符合我的思路， 在看過其他相關(guān)的書籍后發(fā)現(xiàn)實現(xiàn) 8 路搶答器的工作量太大，由于我們也是剛剛接觸 VHDL 這門課程，我們所學(xué)的知識，以及我們所掌握的技術(shù)還不足以完成過于復(fù)雜的程序設(shè)計。最后我把原計劃的 8 路搶答器改為 4 路搶答器 ，再在課程設(shè)計的時候把程序后面加上計時功能與聲音提示功能。下面我來介紹 該搶答計時器 下的七個 模塊 ： 模塊 LXL，模塊 SEL，模塊 LOCKB，模 塊 CH41A，模塊 CH31A，模塊 COUNT，模塊 DISP。 模塊 LXL 模塊 LXL 是一個利用 鎖 存實現(xiàn)搶答的輸入部分，此模塊在任意選手按下按鍵后，輸出高電平給鎖存器，所存當(dāng)時的按鍵狀態(tài)。由于沒有時鐘同步，所以所存的延時時間只是硬件延時時間，從而出現(xiàn)錯誤的概率接近零。定義其輸入信號 cp,clr；其輸出信號 Q。任意選手按下按鍵后，鎖存器完成鎖存，對其
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