eda課程設(shè)計--簡易頻率計設(shè)計-文庫吧
2024-12-29 15:30 本頁面
【正文】 _COUNTROL_BLOCKFREQUENCY_COUNTER_BLOCKFREQUENCY_DISPLY_BLOCKGATED_CLK采樣信號COUT計數(shù)輸出信號DOUT輸出到數(shù)碼管LOAD控制計數(shù)器信號FLOW_UP計數(shù)溢出信號CDIN計數(shù)輸入信號COUNTER_CLR清零計數(shù)器信號CLOCK_IN計數(shù)器時鐘信號DCLK_IN標準時鐘信號CLK_IN標準時鐘信號LOAD控制計數(shù)輸出RESET復(fù)位信號SIGNAL_TEST測試信號COUNTER_CLR清零計數(shù)信號RESET復(fù)位信號RESET復(fù)位信號 二、各模塊程序及仿真此設(shè)計運用元件例化的方法進行功能的實現(xiàn)，所以各個模塊即使相互獨立又是彼此聯(lián)系的，三個模塊和一個頂層共同完成方波信號的測量。：module FREQUENCY_COUNTROL_BLOCK(GATED_CLK,LOAD,COUNTER_CLR,CLK_IN,SIGNAL_TEST,RESET)。 output GATED_CLK。 output LOAD。 output COUNTER_CLR。 input CLK_IN。 input SIGNAL_TEST。 input RESET。 reg LOAD。 reg COUNTER_CLR。 reg DIVIDE_CLK。 reg[19:0] 。 reg A1,A2。//信號分頻：由CLK_IN得到分頻后的信號DIVIDE_CLK() always @(posedge CLK_IN) begin if(RESET) begin DIVIDE_CLK=0。 =0。 end else if(==1000000) begin =0。 DIVIDE_CLK=~DIVIDE_CLK。 end else =+1。 end //頻率計數(shù)控制信號的產(chǎn)生：產(chǎn)生LOAD信號和COUNTER_CLR信號 always @(posedge SIGNAL_TEST) begin A1=~DIVIDE_CLK。 end always @(posedge SIGNAL_TEST) begin A2=A1。 end always @(A1 or A2) begin LOAD=A1amp。amp。(!A2)。 end always @(posedge SIGNAL_TEST) COUNTER_CLR=LOAD。//產(chǎn)生驅(qū)動計數(shù)模塊的信號GATED_CLK，也就是被計數(shù)模塊檢測的信號 assign GATED_CLK=SIGNAL_TESTamp。DIVIDE_CLK。 endmodule ：module FREQUENCY_COUNTER_BLOCK(COUT,FLOW_UP,CLOCK_IN,RESET,LOAD,COUNTER_CLR)。 output[15:0] COUT。 output FLOW_UP。 input CLOCK_IN。 input LOAD。 input COUNTER_CLR。 input RESET
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