【正文】 前，大多數(shù)的 EDA軟件都同時(shí)支持這兩種硬件描述語言。 第 8章 電子設(shè)計(jì)自動(dòng)化 2． ABEL和 AHDL語言 與 VHDL和 Verilog HDL相比， ABEL和 AHDL的功能相對(duì)比較簡(jiǎn)單，它們適合于 RTL級(jí)和門級(jí)電路的描述，主要用于可編程邏輯器件的開發(fā) 。 ABEL語言是由美國(guó) Data I/O公司推出的，該公司也是 ABEL語言綜合器的惟一供應(yīng)商，有不少 EDA軟件支持 ABEL語言，如 ispEXPERT、 Synario、 Foundation等。 AHDL語言則只集成在 Altera公司的可編程邏輯器件開發(fā)工具中，只能在 Altera的開發(fā)軟件中進(jìn)行編譯和調(diào)試。 第 8章 電子設(shè)計(jì)自動(dòng)化 3． C語言 在電子系統(tǒng)設(shè)計(jì)中， 硬件設(shè)計(jì)采用 VHDL和 Verilog HDL之類硬件描述語言，軟件設(shè)計(jì)則采用 C和 C++等編程語言 。這種硬件設(shè)計(jì)和軟件設(shè)計(jì)使用不同語言的現(xiàn)象，給設(shè)計(jì)帶來了不便，延長(zhǎng)了產(chǎn)品開發(fā)的周期。 從 EDA的發(fā)展趨勢(shì)來看， 直接用 C語言來描述硬件是未來的一個(gè)發(fā)展方向，這樣軟件設(shè)計(jì)人員和硬件設(shè)計(jì)人員之間就有了“共同語言”，從而能夠?qū)崿F(xiàn)軟、硬件協(xié)同設(shè)計(jì)，提高設(shè)計(jì)效率 。 目前，用 C語言描述硬件主要有兩個(gè)分支： System C和 Spec C。 System C適用于從系統(tǒng)設(shè)計(jì)到邏輯設(shè)計(jì)這一階段； Spec C則適用于從對(duì)技術(shù)要求的把握到系統(tǒng)設(shè)計(jì)這一階段。 第 8章 電子設(shè)計(jì)自動(dòng)化 EDA開發(fā)工具 圖 8 1 EDA工具的范疇 硬件語言編譯工具邏輯綜合工具功能仿真工具布局布線工具版圖生成工具形式驗(yàn)證工具A S I C 設(shè)計(jì)平臺(tái)硬件語言編譯工具邏輯綜合工具功能仿真工具布局布線工具時(shí)序仿真工具編程下載工具P L D 設(shè)計(jì)平臺(tái)原理圖編輯工具網(wǎng)表生成工具布局布線工具規(guī)則檢查工具電磁兼容分析工具熱分析工具P C B 設(shè)計(jì)平臺(tái)半導(dǎo)體廠 IC 產(chǎn)品 可編程 A S I C 產(chǎn)品 制版廠 P C B 產(chǎn)品電子系統(tǒng)整機(jī)設(shè)計(jì)、制造用戶最終產(chǎn)品電路圖輸入法HDL 語言輸入法波形輸入法用戶需求功能定義第 8章 電子設(shè)計(jì)自動(dòng)化 EDA工具主要能夠進(jìn)行三個(gè)方面的輔助設(shè)計(jì)工作： ① 印刷電路板 PCB設(shè)計(jì) ； ② ASIC設(shè)計(jì) ； ③ 電子系統(tǒng)設(shè)計(jì) 。 沒有 EDA工具的支持，想要完成超大規(guī)模集成電路或復(fù)雜電子系統(tǒng)的設(shè)計(jì)制造是不可想象的。 第 8章 電子設(shè)計(jì)自動(dòng)化 全球的 EDA軟件供應(yīng)商有近百家之多， 大體上可以分成兩類： 一類是專業(yè)的 EDA軟件公司 ，如 Mentor Graphics、 Cadence Design Systems、 Synopsys、 Viewlogic Systems和 Protel等； 另一類是半導(dǎo)體器件廠商， 為銷售他們的產(chǎn)品而開發(fā) EDA工具 ，Altera、 Xilinx、 Lattice和 Actel等。專業(yè)的 EDA軟件公司獨(dú)立于半導(dǎo)體器件廠商，推出的 EDA工具有較好的標(biāo)準(zhǔn)化和兼容性， 也比較注意追求技術(shù)上的先進(jìn)性，一般 將這類工具稱為第三方工具 ； 而半導(dǎo)體器件廠商開發(fā)的 EDA工具則能夠作出針對(duì)自己器件特點(diǎn)的優(yōu)化設(shè)計(jì)。 在表 8 1中列出了部分 EDA軟件，其中也包括了一些模擬 /數(shù)字混合電路的 EDA軟件。 第 8章 電子設(shè)計(jì)自動(dòng)化 表 8 1 部分 EDA軟件簡(jiǎn)介 第 8章 電子設(shè)計(jì)自動(dòng)化 表 8 1 部分 EDA軟件簡(jiǎn)介 第 8章 電子設(shè)計(jì)自動(dòng)化 EDA EDA設(shè)計(jì)方法屬于現(xiàn)代電子設(shè)計(jì)的范疇， 它與經(jīng)典的電子設(shè)計(jì)方法不同。主要涵蓋行為描述法、 IP復(fù)用法、 ASIC設(shè)計(jì)方法、 數(shù)字系統(tǒng)的高層次設(shè)計(jì)方法、 eDA網(wǎng)上設(shè)計(jì)方法、軟硬件協(xié)同設(shè)計(jì)方法、 基于集成平臺(tái)的設(shè)計(jì)方法 。 數(shù)字系統(tǒng)的設(shè)計(jì)包括行為、結(jié)構(gòu)和物理三個(gè)領(lǐng)域 。 行為是指系統(tǒng)的功能，或者說系統(tǒng)應(yīng)該做什么；結(jié)構(gòu)是指系統(tǒng)的組成 ，或者說系統(tǒng)的抽象實(shí)現(xiàn)，典型的是抽象模塊的相互連接； 物理是指系統(tǒng)具體實(shí)現(xiàn)的幾何特征與物理特性 ， 也就是把結(jié)構(gòu)領(lǐng)域中的抽象元件代之以真實(shí)的物理元件。 根據(jù)抽象級(jí)別的不同， 數(shù)字系統(tǒng)又劃分為若干層次，一般從頂向下包括 系統(tǒng)級(jí)、算法級(jí)、寄存器傳輸級(jí)（ RTL）、邏輯級(jí)、 電路級(jí) 等。 通常將寄存器傳輸級(jí)以上的層次稱為高層次。利用硬件描述語言在寄存器傳輸級(jí)以上的層次進(jìn)行描述、設(shè)計(jì)的方法稱為數(shù)字系統(tǒng)的高層次設(shè)計(jì)方法，描述的層次越高， 設(shè)計(jì)的層次就越高。 第 8章 電子設(shè)計(jì)自動(dòng)化 數(shù)字系統(tǒng)的高層次設(shè)計(jì)方法 代表了現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的發(fā)展方向，它的 基本特征是： 用一片或幾片 ASIC實(shí)現(xiàn)整個(gè)數(shù)字系統(tǒng)； 設(shè)計(jì)人員遵循“自頂向下”的設(shè)計(jì)思想，首先對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)、功能劃分和算法設(shè)計(jì)， 并采用硬件描述語言完成算法級(jí)行為描述，最后由 EDA工具完成目標(biāo)器件的設(shè)計(jì)。ASIC、 EDA工具和硬件描述語言是高層次設(shè)計(jì)方法的三大基石。 第 8章 電子設(shè)計(jì)自動(dòng)化 明確功能 確定方案系統(tǒng)劃分算法設(shè)計(jì)高層次系統(tǒng)描述( 算法行為級(jí) HDL 描述 )編譯器中間數(shù)據(jù)格式綜合器門級(jí)網(wǎng)表文件適配器編程文件P L D 編程布局布線時(shí)序仿真版圖生成版圖驗(yàn)證掩膜 A S I C 制造功能仿真時(shí)序仿真器件測(cè)試圖 8 2 數(shù)字系統(tǒng)高層次設(shè)計(jì)的設(shè)計(jì)流程 第 8章 電子設(shè)計(jì)自動(dòng)化 ① 在明確系統(tǒng)功能的前提下，首先設(shè)計(jì)系統(tǒng)的實(shí)現(xiàn)方案， 然后進(jìn)行功能劃分和算法設(shè)計(jì)。這些富有創(chuàng)造性的工作與上一章所介紹的基本相同， 仍然需要由人工完成，只不過在高層次設(shè)計(jì)方法中， 這些工作不再受市場(chǎng)上通用邏輯器件的局限。 ② 設(shè)計(jì)輸入。一般是采用 VHDL/Verilog HDL在算法級(jí)對(duì)系統(tǒng)進(jìn)行行為描述，此外還可以采用比較直觀的圖形輸入方式（方框圖、 狀態(tài)圖等）。 第 8章 電子設(shè)計(jì)自動(dòng)化 ③ 編譯。 編譯器對(duì)以上設(shè)計(jì)中的 HDL描述的語法和語意進(jìn)行檢查和解釋，并將以上的輸入轉(zhuǎn)換成適當(dāng)?shù)闹虚g數(shù)據(jù)格式，為下一步的綜合作好準(zhǔn)備。 ④ 功能仿真。 功能仿真又稱為前仿真， 主要是檢驗(yàn)系統(tǒng)的邏輯功能設(shè)計(jì)的正確性，除了系統(tǒng)規(guī)定的定時(shí)關(guān)系以外， 對(duì)實(shí)際電路中的慣性時(shí)延、 傳輸時(shí)延均不予考慮。對(duì)于大型的設(shè)計(jì)， 綜合、適配要花費(fèi)數(shù)小時(shí)， 在綜合之前進(jìn)行功能仿真就可以及早發(fā)現(xiàn)設(shè)計(jì)錯(cuò)誤，節(jié)約設(shè)計(jì)時(shí)間。一般情況下，對(duì)于比較簡(jiǎn)單的設(shè)計(jì)， 可以略去這一仿真步驟。 第 8章 電子設(shè)計(jì)自動(dòng)化 ⑤ 綜合。利用綜合器對(duì) HDL源代碼進(jìn)行綜合優(yōu)化處理， 生成門級(jí)描述的網(wǎng)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。 ⑥ 適配。利用適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。適配完成后， 產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：適配報(bào)告（包括芯片內(nèi)部資源利用情況）、 引腳分配和設(shè)計(jì)的布爾方程描述情況； 適配后的仿真模型； 器件編程文件。 第 8章 電子設(shè)計(jì)自動(dòng)化 ⑦ 時(shí)序仿真。根據(jù)適配后的仿真模型， 可以進(jìn)行時(shí)序仿真（又稱為后仿真），因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確地預(yù)期未來芯片的實(shí)際性能。 如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求， 就需要修改 HDL源代碼或選擇不同速度品質(zhì)的器件，直至滿足設(shè)計(jì)要求為止。 第 8章 電子設(shè)計(jì)自動(dòng)化 ⑧ PLD編程。將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片 —— 可編程邏輯器件中。 ⑨ 器件測(cè)試。在器件編程后， 需要利用實(shí)驗(yàn)手段測(cè)試器件最終的功能和性能指標(biāo)。 如果是大批量產(chǎn)品的開發(fā)，通過更換相應(yīng)廠家的綜合庫(kù)， 可以很容易轉(zhuǎn)由掩膜 ASIC形式實(shí)現(xiàn)。 第 8章 電子設(shè)計(jì)自動(dòng)化 硬件描述語言 Verilog HDL初步 Verilog HDL 語法基本知識(shí) module muxtwo(out, a, b, s1)。 input a, b, s1。 output out。 reg out。 always @ (s1 or a or b) if( !s1 ) out = a。 else out = b。 endmodule 第 8章 電子設(shè)計(jì)自動(dòng)化 ? 數(shù)據(jù)常量 ? Verilog HDL中共有 19種數(shù)據(jù)類型。 ? 1 數(shù)字 ? 整數(shù) ? 二進(jìn)制數(shù)（ b或 B） ? 十進(jìn)制數(shù)（ d或 D） ? 十六進(jìn)制數(shù)（ h或 H） ? 八進(jìn)制數(shù)（ o或 O） 第 8章 電子設(shè)計(jì)自動(dòng)化 ? 數(shù)字的三種表達(dá)方式： ? 位寬 進(jìn)制 數(shù)字 全面的描述方式 ? 進(jìn)制 數(shù)字 默認(rèn)位寬，至少 32位 ? 數(shù)字 默認(rèn)位寬與進(jìn)制（十進(jìn)制） ? examples: ? 839。b10101100 ? 839。ha2 第 8章 電子設(shè)計(jì)自動(dòng)化 ? x 與 z ? x代表不定值； z（ ?）代表高阻值 ? examples: ? 439。b10x0 ? 439。b101z ? 1239。dz ? 1239。d? ? 839。h4x 第 8章 電子設(shè)計(jì)自動(dòng)化 ? 負(fù)數(shù) ? 在位寬表達(dá)式前加一個(gè)減號(hào)（ ），減號(hào)必須放在數(shù)字定義表達(dá)式的最前面。 ? examples： ? 839。d5 //ok ? 839。d5 //not ok!!! 第 8章 電子設(shè)計(jì)自動(dòng)化 ? 下劃線 ? 用來分割數(shù)字的表達(dá)，提高程序的可讀性， 只能用在具體的數(shù)字之間 。 ? examples: ? 1639。b1010_1111_1001_0001 //OK ? 839。b_1001_1111 // not ok!!! note:常量不說明位數(shù)的時(shí)候，默認(rèn)為 32位，每個(gè)字母用 8位的 ASCII碼值表示 第 8章 電子設(shè)計(jì)自動(dòng)化 ? 2 參數(shù)型（ parameter） ? 用 parameter來定義常量，稱為符號(hào)常量，可提高程序的可讀性與可維護(hù)性。 ? 格式： ? parameter 參數(shù)名 1 = 表達(dá)式，參數(shù)名 2 = 表達(dá)式， ... ，參數(shù)名 n = 表達(dá)式； ? note：表達(dá)式必須是常數(shù)表達(dá)式！！ 第 8章 電子設(shè)計(jì)自動(dòng)化 ? parameter舉例 ? parameter msb = 7。 ? parameter byte_size=8,byte_msb=byte_size1。 ? parameter所定義的常量必須是值可以確定的 第 8章 電子設(shè)計(jì)自動(dòng)化 ? 變量類型 ? 1. wire型 ? 常用來表示用于以 assign關(guān)鍵字指定的組合邏輯信號(hào) ? 默認(rèn)的類型 ? wire a。 // 1個(gè) 1位 ? wire[7:0] b。 //1個(gè) 8位 ? wire[4:1] c,d。 //2個(gè) 4位 第 8章 電子設(shè)計(jì)自動(dòng)化 ? 2. reg型