[計(jì)算機(jī)]第2章 開(kāi)發(fā)軟件與開(kāi)發(fā)流程-文庫(kù)吧
2025-09-20 03:48 本頁(yè)面
【正文】 的電原理圖給歸檔 、 閱讀 、 修改和使用都帶來(lái)了極大的不便 。 第 2章 開(kāi)發(fā)軟件與開(kāi)發(fā)流程 FPGA 設(shè)計(jì)與應(yīng)用 傳統(tǒng)的自下而上的硬件電路設(shè)計(jì)方法已經(jīng)沿用了幾十年 ， 隨著計(jì)算機(jī)技術(shù) 、 大規(guī)模集成電路技術(shù)的發(fā)展 ， 這種設(shè)計(jì)方法已落后于當(dāng)今技術(shù)的發(fā)展 。 一種嶄新的自上而下的設(shè)計(jì)方法已經(jīng)興起 ， 它為硬件電路設(shè)計(jì)帶來(lái)一次重大的變革 。 第 2章 開(kāi)發(fā)軟件與開(kāi)發(fā)流程 FPGA 設(shè)計(jì)與應(yīng)用 2. 新興的 EDA硬件電路設(shè)計(jì)方法 20世紀(jì) 80年代初 ， 在硬件電路設(shè)計(jì)中開(kāi)始采用計(jì)算機(jī)輔助設(shè)計(jì)技術(shù) （ CAD） ， 開(kāi)始僅僅是利用計(jì)算機(jī)軟件來(lái)實(shí)現(xiàn)印刷板的布線 ， 以后慢慢地才實(shí)現(xiàn)了插件板級(jí)規(guī)模的電子電路的設(shè)計(jì)和仿真 。 第 2章 開(kāi)發(fā)軟件與開(kāi)發(fā)流程 FPGA 設(shè)計(jì)與應(yīng)用 在我國(guó)所使用的工具中， 最有代表性的設(shè)計(jì)工具是 Tango和早期的 ORCAD。 它們的出現(xiàn)， 使得電子電路設(shè)計(jì)和印刷板布線工藝實(shí)現(xiàn)了自動(dòng)化， 但還只能算自下而上的設(shè)計(jì)方法。 隨著大規(guī)模專用集成電路的開(kāi)發(fā)和研制， 為了提高開(kāi)發(fā)的效率和增加已有開(kāi)發(fā)成果的可繼承性， 以及縮短開(kāi)發(fā)時(shí)間， 各種新興的 EDA工具開(kāi)始出現(xiàn)， 特別是硬件描述語(yǔ)言 HDL（ Hardware Description Language）的出現(xiàn)， 第 2章 開(kāi)發(fā)軟件與開(kāi)發(fā)流程 FPGA 設(shè)計(jì)與應(yīng)用 使得傳統(tǒng)的硬件電路設(shè)計(jì)方法發(fā)生了巨大的變革， 新興的 EDA設(shè)計(jì)方法采用了自上而下（ Top Down）的設(shè)計(jì)方法。 所謂自上而下的設(shè)計(jì)方法， 就是從系統(tǒng)總體要求出發(fā)， 自上而下地逐步將設(shè)計(jì)內(nèi)容細(xì)化， 最后完成系統(tǒng)硬件的整體設(shè)計(jì)。 各公司的 EDA工具基本上都支持兩種標(biāo)準(zhǔn)的HDL， 分別是 VHDL和 Verilog HDL。 利用 HDL語(yǔ)言對(duì)系統(tǒng)硬件電路的自上而下設(shè)計(jì)一般分為三個(gè)層次， 如圖 。 圖 自上而下設(shè)計(jì)系統(tǒng)硬件的過(guò)程 規(guī)格設(shè)計(jì) 行為級(jí)描述 行為級(jí)仿真 R T L 級(jí)描述 R T L 級(jí)仿真邏輯綜合優(yōu)化門級(jí)仿真、定時(shí)檢查輸出門級(jí)網(wǎng)表第 2章 開(kāi)發(fā)軟件與開(kāi)發(fā)流程 FPGA 設(shè)計(jì)與應(yīng)用 第一層次為行為描述 ， 它是對(duì)整個(gè)系統(tǒng)的數(shù)學(xué)模型的描述 。 一般來(lái)說(shuō) ， 對(duì)系統(tǒng)進(jìn)行行為描述的目的是試圖在系統(tǒng)設(shè)計(jì)的初始階段 ， 通過(guò)對(duì)系統(tǒng)行為描述的仿真來(lái)發(fā)現(xiàn)系統(tǒng)設(shè)計(jì)中存在的問(wèn)題 。 在行為描述階段 ， 并不真正考慮其實(shí)際的操作和算法用什么方法來(lái)實(shí)現(xiàn) ， 考慮更多的是系統(tǒng)的結(jié)構(gòu)及其工作過(guò)程是否能達(dá)到系統(tǒng)設(shè)計(jì)規(guī)格書(shū)的要求 ， 其設(shè)計(jì)與器件工藝無(wú)關(guān) 。 第 2章 開(kāi)發(fā)軟件與開(kāi)發(fā)流程 FPGA 設(shè)計(jì)與應(yīng)用 第二層是寄存器傳輸描述 RTL（ 又稱數(shù)據(jù)流描述 ） 。 用第一層次行為描述的系統(tǒng)結(jié)構(gòu)程序是很難直接映射到具體邏輯元件結(jié)構(gòu)的 ， 要想得到硬件的具體實(shí)現(xiàn) ， 必須將行為方式描述的 HDL程序 ， 針對(duì)某一特定的邏輯綜合工具 ， 采用 RTL方式描述 ， 然后導(dǎo)出系統(tǒng)的邏輯表達(dá)式 ， 再用仿真工具對(duì) RTL方式描述的程序進(jìn)行仿真 。 如果仿真通過(guò) ， 就可以利用邏輯綜合工具進(jìn)行綜合了 。 第 2章 開(kāi)發(fā)軟件與開(kāi)發(fā)流程 FPGA 設(shè)計(jì)與應(yīng)用 第三層是邏輯綜合 。 利用邏輯綜合工具 ， 可將 RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件 （ 門級(jí)網(wǎng)絡(luò)表 ） ， 也可將綜合結(jié)果以邏輯原理圖方式輸出 ， 也就是說(shuō)邏輯綜合結(jié)果相當(dāng)于在人工設(shè)計(jì)硬件電路時(shí) ， 根據(jù)系統(tǒng)要求畫(huà)出了系統(tǒng)的邏輯電原理圖 。 此后再對(duì)邏輯綜合結(jié)果在門電路級(jí)上進(jìn)行仿真 ， 并檢查定時(shí)關(guān)系 ， 如果一切正常 ， 那么系統(tǒng)的硬件設(shè)計(jì)基本結(jié)束 ， 如果在某一層上仿真發(fā)現(xiàn)問(wèn)題 ， 就應(yīng)返回上一層 ， 尋找和修改相應(yīng)的錯(cuò)誤 ， 然后再向下繼續(xù)未完的工作 。 第 2章 開(kāi)發(fā)軟件與開(kāi)發(fā)流程 FPGA 設(shè)計(jì)與應(yīng)用 由邏輯綜合工具產(chǎn)生門級(jí)網(wǎng)絡(luò)表后 ， 在最終完成硬件設(shè)計(jì)時(shí) ， 還可以有兩
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