[信息與通信]6設(shè)計進階-文庫吧
2024-10-03 22:15 本頁面
【正文】 量 __相同綜合結(jié)果示例 2021/11/10 進程中的信號與變量賦值語句 【 例 63】 信號與變量 __不同 綜合結(jié)果示例 2021/11/10 進程中的信號與變量賦值語句 【 例 64】 信號與變量 __不同 綜合結(jié)果示例 2021/11/10 【 例 66】 LIBRARY IEEE。 USE 。 ENTITY mux4 IS PORT (i0, i1, i2, i3, a, b : IN STD_LOGIC。 q : OUT STD_LOGIC)。 END mux4。 ARCHITECTURE body_mux4 OF mux4 IS signal muxval : integer range 7 downto 0。 BEGIN process(i0,i1,i2,i3,a,b) begin muxval = 0。 if (a = 39。139。) then muxval = muxval + 1。 end if。 if (b = 39。139。) then muxval = muxval + 2。 end if。 case muxval is when 0 = q = i0。 when 1 = q = i1。 when 2 = q = i2。 when 3 = q = i3。 when others = null。 end case。 end process。 END body_mux4。 2021/11/10 圖 64 例 66的錯誤的工作時序 2021/11/10 【 例 67】 LIBRARY IEEE。 USE 。 ENTITY mux4 IS PORT (i0, i1, i2, i3, a, b : IN STD_LOGIC。 q : OUT STD_LOGIC)。 END mux4。 ARCHITECTURE body_mux4 OF mux4 IS BEGIN process(i0,i1,i2,i3,a,b) variable muxval : integer range 7 downto 0。 begin muxval := 0。 if (a = 39。139。) then muxval := muxval + 1。 end if。 if (b = 39。139。) then muxval := muxval + 2。 end if。 case muxval is when 0 = q = i0。 when 1 = q = i1。 when 2 = q = i2。 when 3 = q = i3。 when others = null。 end case。 end process。 END body_mux4。 2021/11/10 圖 65 例 67的正確工作時序 2021/11/10 【 例 68】 LIBRARY IEEE。 USE 。 ENTITY shift IS PORT (clk,c0: IN STD_LOGIC。 md: in std_logic_vector(2 downto 0)。 d: in std_logic_vector(7 downto 0)。 qb: out std_logic_vector(7 downto 0)。 : OUT STD_LOGIC )。 END 。 2021/11/10 【 例 68】 ARCHITECTURE behav OF shift IS signal reg : std_logic_vector(7 downto 0)。 signal cy: STD_LOGIC。 BEGIN PROCESS(clk,c0,md) BEGIN IF clk39。event and clk=39。139。 then CASE md is when 001=reg(0)=c0。reg(7 downto 1)=reg(6 downto 0)。cy=reg(7)。 when 010=reg(0)=reg(7)。reg(7 downto 1)=reg(6 downto 0)。 when 011=reg(7)=reg(0)。reg(6 downto 0)=reg(7 downto 1)。 when 100=reg(7)=c0。reg(6 downto 0)=reg(7 downto 1)。cy=reg(0)。 when 101=reg(7
教學課件相關(guān)推薦
鄂ICP備17016276號-1