【正文】 are of own brands account for very little. With the changing of the munity’s needs, elevator develop towards energy saving, environmental protection and intelligent. EDA breaks the barriers between hardware and software. Not only the puter software technology and hardware but also the design efficiency and product performance are bined. EDA represents the electronic design technology and application technology’s development. VHDL digital system is mainly used to describe the interface, structure and function. Its syntax is easy and transplantable. This design which uses VHDL simulated by Altera’s Quartus II software. I use method named finite state machine which two processes plement each other. The state machine process act as the main process, and the signal control process act as a assistant. Seven states were defined in the main process, namely “stopon1” “dooropen” “doorclose” “doorwait4” “up” “down” and “stop”. Triggered by the lift’s clock, the next state is determined by the current state and the signal. In signal control process, registers keep input value, and lamps black out when the control process, registers keep input value, and lamps black out when the control signal in the main process is high value. Key words: Elevator Controller； VHDL State Machine； CPLD 武漢理工大學(xué)ＦＰＧＡ課程設(shè)計(jì) 3 第一章 緒論 隨著社會(huì)的發(fā)展 ,電梯的使用越來(lái)越普遍 ,已經(jīng)從原來(lái)只在商業(yè)大廈 ,賓館使用 ,過(guò)度到在辦公樓 ,居民樓等場(chǎng)所使用 ,并且對(duì)電梯功能的要 求也不斷提高 ,相應(yīng)地其控制方式也在不停地發(fā)生變化 .對(duì)于電梯的控制 ,傳統(tǒng)的方法是使用繼電器 —接觸器控制系統(tǒng)進(jìn)行控制，隨著技術(shù)的 不斷發(fā)展，微型計(jì)算機(jī)在電梯控制上的 應(yīng)用日益廣泛，現(xiàn)在已進(jìn)入全微化控制的時(shí)代。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式、描述風(fēng)格以及語(yǔ)法是十分類似于一般的 計(jì)算機(jī)高級(jí)語(yǔ)言 。VHDL 的程序 結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)，可以用簡(jiǎn)潔明確的 源代碼 來(lái)描 述復(fù)雜的邏輯控制。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級(jí)描述。 VHDL 支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)，這是其他硬件描述語(yǔ)言所不能比擬的。 VHDL 還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。電梯的微機(jī)化控制主要有以下幾種形式； PLC 控制， 單片機(jī)控制 ， 單板機(jī)控制， 單微機(jī)控制， 多微機(jī)控制， 人工智能控制。隨著 EDA 技術(shù)的快速發(fā)展 ， VHDL 已廣泛應(yīng)用于電子設(shè)計(jì)與控制的各個(gè)方面 本文采用 VHDL 語(yǔ)言來(lái)設(shè)計(jì)實(shí)用 六層電梯控制器，其代碼具有良好的可讀性和易理解性，源程序經(jīng) A1tera 公司的 Quartus II 軟件仿真，目標(biāo)器件選用 CPLD 器件。通過(guò)對(duì)六層電梯控制器的設(shè)計(jì)，可以發(fā)現(xiàn)本設(shè)計(jì)有一定的擴(kuò)展性，而且可以作為更多層電梯控制器實(shí)現(xiàn)的基礎(chǔ)。 武漢理工大學(xué)ＦＰＧＡ課程設(shè)計(jì) 4 第二章 EDA 技術(shù)的介紹 電子設(shè)計(jì)技術(shù)的核心就是 EDA 技術(shù)， EDA 是指以計(jì)算機(jī)為工作平臺(tái)，融合應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果而研制成的電子 CAD 通用軟件包，主要能輔助進(jìn)行三方面的設(shè)計(jì)工作，即 IC 設(shè)計(jì)、電子電路設(shè)計(jì)和 PCB 設(shè)計(jì)。 EDA 技術(shù)已有 30 年的發(fā) 展歷程，大致可分為三個(gè)階段。 70 年代為計(jì)算機(jī)輔助設(shè)計(jì) (CAD)階段，人們開(kāi)始用計(jì)算機(jī)輔助進(jìn)行 IC 版圖編輯、 PCB 布局布線，取代了手工操作。 80 年代為計(jì)算機(jī)輔助工程 (CAE)階段。與 CAD 相比， CAE 除了有純粹的圖形繪制功能外，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過(guò)電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)。 CAE 的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動(dòng)布局布線， PCB 后分析。 90 年代為電子系統(tǒng)設(shè)計(jì)自動(dòng)化(EDA)階段。 EDA 技術(shù)的基本特征 EDA 代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向 ，它的基本特征是：設(shè)計(jì)人員按照“自頂向下”的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ ASIC）實(shí)現(xiàn)，然后采用硬件描述語(yǔ)言（ HDL）完成系統(tǒng)行為級(jí)設(shè)計(jì)，最后通過(guò)綜合器和適配器生成最終的目標(biāo)器件，這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法。下面介紹與 EDA 基本特征有關(guān)的幾個(gè)概念。 1．“自頂向下”的設(shè)計(jì)方法 10 年前，電子設(shè)計(jì)的基本思路還是選用標(biāo)準(zhǔn)集成電路“自底向上”地構(gòu)造出一個(gè)新的系統(tǒng)，這樣的設(shè)計(jì)方法就如同一磚一瓦建造金字塔，不僅效率低、成本高而且容易出錯(cuò)。 高 層次設(shè)計(jì)是一種“自頂向下”的全新設(shè)計(jì)方法，這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證。然后，用綜合優(yōu)化工具生成具體門(mén)電路的網(wǎng)絡(luò)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐贰Ｓ捎谠O(shè)計(jì)的主要仿真和調(diào)試過(guò)程是在高層次上完成的，這既有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，又減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率。 2． ASIC 設(shè)計(jì)現(xiàn)代電子產(chǎn)品的復(fù)雜度日益提高，一個(gè) 電子系統(tǒng)可能由數(shù)萬(wàn)個(gè)中小規(guī)模集成電路構(gòu)成，這就帶來(lái)了體積大、功耗大、可靠性差的問(wèn)題。解決這一問(wèn)題的有效方法武漢理工大學(xué)ＦＰＧＡ課程設(shè)計(jì) 5 就是采用 ASIC 芯片進(jìn)行設(shè)計(jì)。 ASIC 按照設(shè)計(jì)方法的不同可分為全定制 ASIC、半定制 ASIC和可編程 ASIC（也稱為可編程邏輯器件）。 設(shè)計(jì)全定制 ASIC 芯片時(shí)，設(shè)計(jì)師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計(jì)結(jié)果交由 IC 廠家去進(jìn)行掩模制造，做出產(chǎn)品。這種設(shè)計(jì)方法的優(yōu)點(diǎn)是芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低，而缺點(diǎn)是開(kāi)發(fā)周期長(zhǎng)，費(fèi)用高，只適合大批量產(chǎn)品開(kāi)發(fā)。 半定制 ASIC 芯片的版圖設(shè)計(jì)方法分為門(mén)陣列設(shè)計(jì)法和標(biāo)準(zhǔn)單元設(shè)計(jì)法，這兩種方法都是約束性的設(shè)計(jì)方法 ,其主要目的就是簡(jiǎn)化設(shè)計(jì)，以犧牲芯片性能為代價(jià)來(lái)縮短開(kāi)發(fā)時(shí)間可編程邏輯芯片與上述掩模 ASIC 的不同之處在于：設(shè)計(jì)人員完成版圖設(shè)計(jì)后，在實(shí)驗(yàn)室內(nèi)就可以燒制出自己的芯片 ,無(wú)須 IC 廠家的參與，大大縮短了開(kāi)發(fā)周期。 可編程邏輯器件自 70 年代以來(lái)，經(jīng)歷了 PAL、 GAL、 CPLD、 FPGA 幾個(gè)發(fā)展階段，其中CPLD/FPGA 屬高密度可編程邏輯器件，目前集成度已高達(dá) 200 萬(wàn)門(mén) /片，它將掩模 ASIC 集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè) 計(jì)生產(chǎn)方便的特點(diǎn)結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開(kāi)發(fā)，使產(chǎn)品能以最快的速度上市，而當(dāng)市場(chǎng)擴(kuò)大時(shí)，它可以很容易地轉(zhuǎn)由掩模 ASIC 實(shí)現(xiàn)，因此開(kāi)發(fā)風(fēng)險(xiǎn)也大為降低。 上述 ASIC 芯片，尤其是 CPLD/FPGA 器件，已成為現(xiàn)代高層次電子設(shè)計(jì)方法的實(shí)現(xiàn)載體。 （ HDL）是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它用軟件編程的方式來(lái)描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門(mén)級(jí)描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)。例如一個(gè) 32 位的加法器，利用圖形輸入軟件需要輸入 500 至 1000 個(gè)門(mén)，而利用 VHDL 語(yǔ)言只需要書(shū)寫(xiě)一行“ A=B＋ C”即可。而且 VHDL語(yǔ)言可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯(cuò)誤。早期的硬件描述語(yǔ)言，如 ABEL、 HDL、 AHDL，由不同的 EDA 廠商開(kāi)發(fā)，互不兼容，而且不支持多層次設(shè)計(jì)，層次間翻譯工作要由人工完成。為了克服以上不足， 1985 年美國(guó)國(guó)防部正式推出了高速集成電路硬件描述語(yǔ)言 VHDL， 1987年 IEEE 采納 VHDL 為硬件描述語(yǔ)言標(biāo)準(zhǔn)（ IEEESTD－ 1076）。 VHDL 是一種全方位的硬件描述語(yǔ)言，包括系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門(mén)級(jí)多個(gè)設(shè)計(jì)層次 ,支持結(jié)構(gòu)、數(shù) 據(jù)流和行為三種描述形式的混合描述，因此 VHDL 幾乎覆蓋了以往各種硬件描述語(yǔ)言的功能，整個(gè)自頂向下或自底向上的電路設(shè)計(jì)過(guò)程都可以用 VHDL 來(lái)完成。 VHDL 還具有以下優(yōu)點(diǎn)： (1)VHDL 的寬范圍描述能力使它成為高層次設(shè)計(jì)的核心，將設(shè)武漢理工大學(xué)ＦＰＧＡ課程設(shè)計(jì) 6 計(jì)人員的工作重心提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試，而花較少的精力于物理實(shí)現(xiàn)。 (2)VHDL可以用簡(jiǎn)潔明確的代碼描述來(lái)進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，靈活且方便，而且也便于設(shè)計(jì)結(jié)果的交流、保存和重用。 (3)VHDL 的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。 (4)VHDL是一個(gè)標(biāo)準(zhǔn)語(yǔ)言，為眾多的 EDA 廠商支持，因此移植性好。 4． EDA 系統(tǒng)框架結(jié)構(gòu) EDA 系統(tǒng)框架結(jié)構(gòu) (Framework)是一套配置和使用 EDA 軟件包的規(guī)范。目前主要的 EDA 系統(tǒng)都建立了框架結(jié)構(gòu)，如 Cadence 公司的 DesignFramework， Mentor公司的 FalconFramework，而且這些框架結(jié)構(gòu)都遵守國(guó)際 CFI 組織制定的統(tǒng)一技術(shù)標(biāo)準(zhǔn)?？蚣芙Y(jié)構(gòu)能將來(lái)自不同 EDA 廠商的工具軟件進(jìn)行優(yōu)化組合，集成在一個(gè)易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務(wù)之間、設(shè)計(jì)師之間以及整個(gè)產(chǎn)品開(kāi)發(fā)過(guò)程中的信息傳輸與共享，是并行工程和自頂向下設(shè) 計(jì)方法的實(shí)現(xiàn)基礎(chǔ)。 EDA 技術(shù)的基本設(shè)計(jì)方法 1．電路級(jí)設(shè)計(jì)電路級(jí)設(shè)計(jì)工作流程如圖 所示。電子工程師接受系統(tǒng)設(shè)計(jì)任務(wù) 后，首先確定設(shè)計(jì)方案，并選擇能實(shí)現(xiàn)該方案的合適元器件，然后根據(jù)具體的元器件設(shè)計(jì)電路原理圖。接著進(jìn)行第一次仿真，其中包括數(shù)字電路的邏輯模擬、故障分析，模擬電路的交直流分析、瞬態(tài)分析。在進(jìn)行系統(tǒng)仿真時(shí)，必須要有元件模型庫(kù)的支持，計(jì)算機(jī)上模擬的輸入輸出波形代替了實(shí)際電路調(diào)試中的信號(hào)源和示波器。這一次仿真主要是檢驗(yàn)設(shè)計(jì)方案在功能方面的正確性。 系 統(tǒng) 設(shè) 計(jì)元 件 符 號(hào) 庫(kù) 原 理 圖 設(shè) 計(jì)元 件 模 型 庫(kù) 系 統(tǒng) 仿 真自 動(dòng) 布 局 布 線P C B 后 分 析制 作 P C B系 統(tǒng) 實(shí) 現(xiàn)武漢理工大學(xué)ＦＰＧＡ課程設(shè)計(jì) 7 圖 電路級(jí)設(shè)計(jì)工作流程 仿真通 過(guò)后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進(jìn)行 PCB 板的自動(dòng)布局布線。在制作PCB 板之前還可以進(jìn)行 PCB 后分析，其中包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析等，并可將分析后的結(jié)果參數(shù)反標(biāo)回電路圖，進(jìn)行第二次仿真，也稱為后仿真。后仿真主要是檢驗(yàn) PCB 板在實(shí)際工作環(huán)境中的可行性。 由此可見(jiàn)，電路級(jí)的 EDA 技術(shù)使電子工程師在實(shí)際的電子系統(tǒng)產(chǎn)生前，就可以全面地了解系統(tǒng)的功能特性和物理特性，從而將開(kāi)發(fā)風(fēng)險(xiǎn)消滅在設(shè)計(jì)階段，縮短了開(kāi)發(fā)時(shí)間，降低了開(kāi)發(fā)成本。 2．系統(tǒng)級(jí)設(shè)計(jì)進(jìn)入 90 年代以來(lái)，電子信息類產(chǎn)品的開(kāi) 發(fā)明顯呈現(xiàn)兩個(gè)特點(diǎn)：一是產(chǎn)品復(fù)雜程度提高；二是產(chǎn)品上市時(shí)限緊迫。然而，電路級(jí)設(shè)計(jì)本質(zhì)上是基于門(mén)級(jí)描述的單層次設(shè)計(jì)，設(shè)計(jì)的所有工作（包括設(shè)計(jì)輸入、仿真和分析、設(shè)計(jì)修改等）都是在基本邏輯門(mén)這一層次上進(jìn)行的，顯然這種設(shè)計(jì)方法不能適應(yīng)新的形勢(shì)，一種高層次的電子設(shè)計(jì)方法，也即系統(tǒng)級(jí)設(shè)計(jì)方法，應(yīng)運(yùn)而生。 高層次設(shè)計(jì)是一種“概念驅(qū)動(dòng)式”設(shè)計(jì)，設(shè)計(jì)人員無(wú)須通過(guò)門(mén)級(jí)原理圖描述電路，而是針對(duì)設(shè)計(jì)目標(biāo)進(jìn)行功能描述。由于擺脫了電路細(xì)節(jié)的束縛，設(shè)計(jì)人員可以把精力集中于創(chuàng)造性的方案與概念的構(gòu)思上，一旦這些概念構(gòu)思以高層次描述的形式 輸入計(jì)算機(jī)，