基于原理圖的數(shù)字跑表設計-文庫吧
2025-05-16 16:49 本頁面
【正文】 正確選擇 （ 2）建立新 Verilog HDL 模塊編輯窗口， 選擇 資源類型為 Verilog Module，并輸入合法文件名 ， 在文本編輯窗口輸入代碼 。 （ 3） 執(zhí)行 綜合得到綜合后的電路 ，并進行功能時序仿真。 設計步驟同數(shù)碼管的設計，并完成模塊的 設計輸入、綜合、功能仿真 。 組合為一個系統(tǒng) 用 Verilog HDL 將數(shù)碼管和計數(shù)器組合為一個模塊，完成綜合、功能仿真，分析波形，修正設計。 ，鎖定引腳，下載到板子上進行實際仿真驗證 四、 實驗結果及分析 Design 窗口中，選擇 Design Utilities→ Create Schematic Symbol 創(chuàng)建 跑表 模塊； 4 2. 時序圖 激勵文件代碼 `timescale 1ns / 1ps module TSET。 reg CLK。 reg CLR。 reg PAUSE。 wire [13:0] DATA1。 paobiao uut (.CLK(CLK), .CLR(CLR), .PAUSE(PAUSE), .DATA1(DATA1))。 initial begin CLK = 0。CLR = 0。PAUSE = 0。 10 CLR=1。 10 CLR=0。 forever begin 10 CLK=!CLK。 end end Endmodule 解釋：過了 10 時間后 clk=1，再過 10 時間后 clk=0；每過 10 個時間后， clk 的值進行一次翻轉，從 而生成的時鐘周期是 20 個時間單位 3. 鎖定引腳 PlanAhead Generated physical constraints NET CLK LOC = V10。 NET CLR LOC = D14。 NET PAUSE LOC = C14。 NET DATA1[0] LOC = R7。 NET DATA1[1] LOC = V7。 NET DATA1[2] LOC = U7。 NET DATA1[3] LOC = V6。 NET DATA1[4] LOC = T6。 NET DATA1[5] LOC = P6。 NET DATA1[6] LOC = N5。 NET DATA1[7] LOC = P7。 NET DATA1[13] LOC = N8。 NET DATA1[12]
畢業(yè)設計相關推薦
鄂ICP備17016276號-1