【正文】 end end always (posedge 1 or posedge CLR) begin if(CLR) begin {SH,SL}=839。 input [3:0] sum。 439。b1010 : Xrom = 739。b1000111 。b0。 339。b110111,Xrom(SH)}。b1。b1110 : Xrom = 739。 439。b1111001 。 if(MH==5) MH=0。 1=1。 else if(div_count == 1939。 用開關(guān)一來實(shí)現(xiàn)對(duì)數(shù)字的清除操作 5 用開關(guān)二來實(shí)現(xiàn)對(duì)數(shù)字的暫停操作 五、 體會(huì) 我初步掌握了 Verilog HDL 這種目前應(yīng)用最廣泛的硬件描述語言的編寫方法以及聯(lián)機(jī)下載到硬件驗(yàn)證的整個(gè)流程，圓滿完成了設(shè)計(jì)任務(wù)。 NET CLR LOC = D14。 （ 3） 執(zhí)行 綜合得到綜合后的電路 ，并進(jìn)行功能時(shí)序仿真。 reg CLR。 NET DATA1[3] LOC = V6。 代碼： `timescale 1ns / 1ps module paobiao(CLK,CLR,PAUSE,DATA1)。 always (posedge CLK or posedge CLR) if(CLR) timer_clk = 139。h00。 case(sum) 439。b0101 : Xrom = 739。b1110111 。 default : Xrom = 739。 else case(dig) 339。b101:DATA1={~639。b011:DATA1={~639。 else dig = dig + 139。 439。b1111111 。b0011 : Xrom = 739。 end else if(ML==9) begin ML=0。 if(MSH==9) begin MSH=0。h0。 NET DATA1[8] LOC = T9。 end end Endmodule 解釋：過了 10 時(shí)間后 clk=1，再過 10 時(shí)間后 clk=0；每過 10 個(gè)時(shí)間后， clk 的值進(jìn)行一次翻轉(zhuǎn)，從 而生成的時(shí)鐘周期是 20 個(gè)時(shí)間單位 3.