裸板串口課程設(shè)計(jì)-文庫吧
2025-05-15 14:14 本頁面
【正文】 43（ 1）設(shè)置鎖定時(shí)間計(jì)數(shù)寄存器的值。鎖定時(shí)間計(jì)數(shù)寄存器分別設(shè)定了 UPLL 對于 UCLK的鎖定時(shí)間計(jì)數(shù)值和 MPLL 對 于 FCLK、 HCLK、 PCLK 的鎖定時(shí)間計(jì)數(shù)值，這里我們在設(shè)定 UCLK 與 MPLL 的相關(guān)值之前，先將鎖定時(shí)間計(jì)數(shù)寄存器進(jìn)行一個(gè)初始化 —— 復(fù)位。 PS： 1. MPLL 用于 CPU 及其他外圍器件， UPLL 用于 USB 2. MPLL 產(chǎn)生的 FCLK， HCLK， PCLK 三種頻率分別有不同的用途： FCLK 是 CPU 提供的時(shí)鐘信號。 HCLK 是為 AHB 總線提供的時(shí)鐘信號，主要用于高速外設(shè)，比如內(nèi)存控制器，中斷控制器， LCD 控制器， DMA 等。 S3C2440最大支持 400MHz 的主頻 ,我 們可以通過設(shè)定MPLL, UPLL 寄存器來設(shè)定 CPU 的工作頻率。 PCLK 是為 APB 總線提供的時(shí)鐘信號，主要用于低速外設(shè)，比如看門狗， UART 控制器， IIS, I2C， SDI/MMC, GPIO， RTC and SPI 等。 3. UPLL，專門用于驅(qū)動(dòng) USB host/Device。 并且驅(qū)動(dòng) USB host/Device 的頻率必須為48MHz。 4. 設(shè)置 MPLL 和 UPLL 時(shí)，必須先設(shè)定 UPLL，然后才能設(shè)定 MPLL，而且中間需要大約 7個(gè)空指令（ NOP）的間隔。 代碼 44 LDR R0,=0x4C000014 （ 1） MOV R1,7 STR R1,[R0] 時(shí)鐘分頻器控制寄存器 寄存器 地址 讀寫 描 述 復(fù)位值 CLKDIVN 0x4C000014 R/W 時(shí)鐘分頻器控制寄存器 0x00000000 CLKDIVN 位 描述 初始值 DIVN_UPLL [3] UCLK 選擇寄存器（ UCLK 必須對 USB 提供 48MHz） 0 0:UCLK=UPLL clock UPLL 時(shí)鐘被設(shè)置為 48MHz 1:UCLK=UPLL clock/2 UPLL 時(shí)鐘被設(shè)置為 96MHz HDIVN [2： 1] 00： UCLK=FCLK/1 01： UCLK=FCLK/2 10： UCLK=FCLK/4，當(dāng) CAMDIVN[9]=0 UCLK=FCLK/8，當(dāng) CAMDIVN[9]=1 11： UCLK=FCLK/3，當(dāng) CAMDIVN[8]=0 UCLK=FCLK/6，當(dāng) CAMDIVN[8]=1 00 PDIVN [0] 0： PCLK 是和 HCLK/1 相同的時(shí)鐘 1： PCLK 是和 HCLK/2 相同的時(shí)鐘 0 44(1)設(shè)置時(shí)鐘分頻器控制寄存器的值，這里我們設(shè)置為 7，從上表可看出是為了將時(shí)鐘頻率設(shè)置為 PCLK=HCLK/2，因?yàn)楫?dāng) CAMDIVN[8]=1，所以 UCLK=FCLK/6，而 UCLK=UPLL clock, UPLL 時(shí)鐘被設(shè)置為 48MHz。 代碼 45 LDR R0,=0x4c000008 (1) LDR R1,=((5612)+(24)+2) STR R1,[R0] NOP (2) NOP NOP NOP NOP NOP NOP LDR R0,=0x4c000004 （ 3） LDR R1,=((6812)+(14)+1) STR R1,[R0] BL M_INIT BL StacksInit BL UART MPLL、 UPLL 配置寄存器 寄存器 地址 讀寫 描述 復(fù)位值 MPLLCOM 0x4c000004 R/W MPLL 配置寄存器 0x00096030 UPLLCOM 0x4c000008 R/W UPLL 配置寄存器 0x0004d030 45(1)先設(shè)置 MPLL 配置寄存器的值，根據(jù)公式 R1=((U_MDIV2)+(U_PDIV4)+U_SDIV)得出配置值。 45(2)這里使用了 7 個(gè)空指令， 43(1)的 PS 里已說明這一點(diǎn) 45(3)再設(shè)置 UPLL 配置寄存器，根據(jù)公式 R1=((M_MDIV12)+(M_PDIV4)+M_SDIV)得出配置值。 However we seted the CLKDIV[2] value to 1,so the UPLL value is seted to 98MHz and if you remove the mand of LDR R1,[R0],the code is also right 。I don39。t know the reason ,so I think the following UPLL value setting coul
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