基于xilinx_fpga的數(shù)字鐘設(shè)計-文庫吧
2025-05-12 22:33 本頁面
【正文】 [3:0] CntMH,CntML。 reg [3:0] CntMH=0,CntML=0。 always @(posedge CP or negedge nCR) begin if(~nCR) {CntMH,CntML}=839。b00。 else if (~EN) {CntMH,CntML}={CntMH,CntML}。 else if(CntML9||CntMH5||(CntMH==5amp。amp。CntML==9)) begin {CntMH,CntML}=839。h00。 end else if(CntMH5amp。amp。CntML==9) begin CntMH=CntMH+139。b1。 CntML=439。b0。 end else CntML=CntML+139。b1。 end endmodule 而時鐘計時就是調(diào)用兩個模 60 計數(shù)器和一個模 24 計數(shù)器，但相應(yīng)的 CP信號是需要修改的使得秒的 60 計數(shù)一周期可以使分加一，同時分鐘跑一個周期能使得時針加一。同時按照設(shè)計要求需要加入按鍵調(diào)時功能，將兩個按鍵 AdjHr 和 AdjMin 分別作為調(diào)時針和分針的按鍵，按下時時針和分鐘的脈沖信號變?yōu)?1Hz 脈沖，由此時針分鐘會以 1Hz 的頻率改變而達(dá)到調(diào)時間的目的。 設(shè)置分鐘和時鐘的驅(qū)動信號分別為 MinCP， HrCP， 則可以設(shè)置MinCP=AdjMin?_1Hz:(Second==839。h59)。 HrCP=AdjHr?_1Hz:({Minute,Second}==1639。h5959)。 源代碼如下： // module top_clock(Hour,Minute,Second,_1Hz,nCR,AdjMin,AdjHr)。 input _1Hz,nCR,AdjMin,AdjHr。 output [7:0] Hour,Minute,Second。//分別為時分秒輸出 wire [7:0] Hour,Minute,Second。 supply1 Vdd。//設(shè)置使能 wire MinCP,HrCP。//定義激勵信號 counterM60 UT1(Second[7:4],Second[3:0],nCR,Vdd,_1Hz)。 counterM60 UT2(Minute[7:4],Minute[3:0],nCR,Vdd,~MinCP)。 counter24 UT3(Hour[7:4],Hour[3:0],nCR,Vdd,~HrCP)。 assign MinCP=AdjMin?_1Hz:(Second==839。h59)。//分鐘激勵 assign HrCP=AdjHr?_1Hz:({Minute,Second}==1639。h5959)。//時鐘激勵 endmodule 設(shè)置 ALARM 為報時輸出， Minute 和 Second 分別為分鐘信號和秒鐘信號，先用 ifelse 語句來進(jìn)行 Minute 是否為 59的判斷，之后再用 case語句在 Second為 51,53,55,57時輸出 500Hz的信號，在 59 時輸出為 1kHz 的信號，在板子上沒有輸出聲音的設(shè)備，就接入 LED 來驗證是否正常報時。 // module radio(ALARM,Minute,Second,_1kHz,_500Hz)。 input _1kHz,_500Hz。 input [7:0] Minute,Second。 output ALARM。 reg ALARM。 always @(Minute or Second) if(Minute==839。h59) case(Second) 839。h51, 839。h53, 839。h55, 839。h57:ALARM=_500Hz。//500Hz 方式輸出，報時 839。h59:ALARM=_1kHz。//59s 以 1kHz 輸出 default:ALARM=139。b0。//一般不輸出 endcase else ALARM=139。b0。 endmodule 鬧鐘模塊分為設(shè)定鬧鐘（包含兩個按鍵），鬧鐘正常響鈴，一個關(guān)閉鬧鐘的按鍵 CtrRing。設(shè)定鬧鐘同樣可以以 1Hz脈沖為激勵信號，其主體電路為一個以 1Hz 為激勵信號的受 SetMinkey控制的模 60 計數(shù)器和一個受 SetHrkey 控制的模 24 計數(shù)器 ，調(diào)用之前已經(jīng)寫好的模塊即可 。同時響鈴設(shè)置為 ALARM_clock，受按鍵 CtrRing 控制。設(shè)置四個比較器，分別為小時高位比較，小時低位比較，分鐘高位比較和分鐘低位比較。當(dāng)四個比較信號都為 1 時才會鬧鐘響鈴。 比較器的設(shè)計很 簡單直接給出源代碼： // module parator(EQU,A,B)。 input [3:0] A,B。 output EQU。 assign EQU=(A==B)。 endmodule 而鬧鐘主體源代碼如下： // module ring(ALARM_clock,Set_Hr,Set_Min,Hour,Minute,Second,SetHrkey,SetMinkey,_1kHz,_500Hz,_1Hz,CtrRing )。 output ALARM_clock。 output [7:0] Set_Hr,Set_Min。//輸出的鬧鐘設(shè)定時間 wire ALARM_clock。 wire [7:0] Set_Hr,Set_Min。 input _1kHz,_500Hz,_1Hz。 input [7:0] Hour,Minute,Second。 input SetHrkey,SetMinkey,CtrRing。//鬧鐘設(shè)定按鍵和關(guān)閉鬧鐘按鍵 supply1 Vdd。//設(shè)置高電平 wire HrH_Cop,MinH_Cop,HrL_Cop,MinL_Cop。//中 間變量，為設(shè)定鬧鐘時間和正常時間比較 wire time_EQU。 counterM60 SU1(Set_Min[7:4],Set_Min[3:0],Vdd,SetMinkey,_1Hz)。//調(diào)用模 60 計數(shù)器模塊 coun
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