電子技術(shù)課程設(shè)計(jì)-復(fù)印機(jī)邏輯控制電路設(shè)計(jì)-文庫(kù)吧
2025-05-12 21:47 本頁(yè)面
【正文】 討論常見(jiàn)復(fù)印機(jī)工作原理及其一般步驟。 任雪：復(fù)印機(jī)邏輯控制電路設(shè)計(jì) 2 1課程設(shè)計(jì)內(nèi)容分析 復(fù)印機(jī)要實(shí)現(xiàn) 數(shù)顯邏輯控制功能，主要需要三大模塊：輸入功能模塊、邏輯功能模塊和 數(shù)字顯示模塊。輸入功能模塊需要將鍵盤(pán)輸入的信號(hào) 進(jìn)行處理，轉(zhuǎn)換成電路中需要的信號(hào)；邏輯功能模塊需要實(shí)現(xiàn)電路所需的各種邏輯功能，主要是減法功能； 數(shù)字顯示模塊需要將用戶輸入的信息和電路工作中的信息及時(shí)準(zhǔn)確地顯示出來(lái)。大致可以分為三個(gè)電路：鍵盤(pán)編碼電路、減法計(jì)數(shù)器控制電路和譯碼顯示電路。 輸入需復(fù)印的數(shù)字，并在數(shù)字顯示器上顯示對(duì)應(yīng)的數(shù)目，需要編碼器，譯碼器和數(shù)碼管，這里顯示器為 3 位，即用 3 個(gè)數(shù)碼管。 由于輸入的數(shù)字有先后，第一次輸入的數(shù)字在輸入第二個(gè)數(shù)字時(shí)會(huì)消失，所以需要對(duì)每次輸入的數(shù)字進(jìn)行保存，因此，使用帶鎖存功能的 3 個(gè)寄存器。 因 為還需要能 夠區(qū)分每次輸入的數(shù)字存放于哪個(gè)寄存器的判斷電路，故需 采用移位寄存器。 復(fù)印機(jī)每復(fù)印一張，數(shù)字顯示器上的數(shù)字要減小一個(gè)，所以，還要使用減法計(jì)數(shù)器。 另外，由于手動(dòng)輸入存在問(wèn)題，加入單穩(wěn)電路，每次輸入數(shù)字后觸發(fā)器工作，給移位寄存器可靠的脈沖使其輸出三個(gè)順序脈沖。 復(fù)印機(jī)控制電路框圖如下圖所示： 圖 11 復(fù)印機(jī)控制電路邏輯框圖 七段譯碼器 七段譯碼器 七段譯碼器 BCD 減數(shù)器 BCD 減數(shù)器 BCD 減數(shù)器 寄存器 寄存器 寄存器 復(fù)印機(jī) 鍵盤(pán) BCD 編碼器 延時(shí) 傳感器 R S amp。 RUN QA QB QC 移位寄存器 遼寧工程技術(shù)大學(xué)電子技術(shù)課程設(shè)計(jì) 3 2主要 功能模塊設(shè)計(jì) 鍵盤(pán)編碼電路 對(duì)于鍵盤(pán)編碼電路，要求能夠?qū)?0~9 這十個(gè)數(shù)字隨機(jī)能夠輸入編碼器中，本設(shè)計(jì)采用的是二 —— 十進(jìn)制編碼器 21 所示 ： 圖 21 74HC147 的功能表 輸 入 輸 出 I′0 I′2 I′3 I′4 I′5 I′6 I′7 I′8 Y′9 Y′3 Y′2 Y′1 Y′0 1 1 1 1 1 1 1 1 1 1 1 1 1 X X X X X X X X 0 0 1 0 1 X X X X X X X 0 1 0 0 1 0 X X X X X X 0 1 1 1 1 1 0 X X X X X 0 1 1 1 1 0 1 0 X X X X 0 1 1 1 1 1 1 1 0 X X X 0 1 1 1 1 1 1 0 1 0 X X 0 1 1 1 1 1 1 1 1 1 0 X 0 1 1 1 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 0 由 74HC174 的功能表可以看出，當(dāng)其接向下級(jí)電路時(shí)需要加反相器以保證邏輯功能的正確。由于 74HC174 只有九個(gè)輸入端口，為了滿足鍵盤(pán)編碼的需要可以將其中的“ 0”按鍵 懸空，如下圖 22 中所示。 1112123134152637485910Q09Q17Q26Q314U17 4 HC 1 4 7234567891 圖 22 74HC147 仿真圖 任雪：復(fù)印機(jī)邏輯控制電路設(shè)計(jì) 4 由于要輸入的數(shù)據(jù)即要復(fù)印的張數(shù)顯示為三位，在輸入復(fù)印的數(shù)字時(shí)應(yīng)該有先后，所以需要用到普通寄存器和移位寄存器，本設(shè)計(jì)采用 74LS75 寄存器和 74HC194 移位寄存器。 寄存器 74LS75 的用法 圖 23 寄存器 74LS75 引腳圖 由電平觸發(fā)的動(dòng)作特點(diǎn)可知，在 CLK 的高電平期間 Q 端的狀態(tài)跟隨 D 端狀態(tài)而變，在 CLK 變成低電平以后， Q 端將保持 CLK 變?yōu)榈碗娖綍r(shí)刻Ｄ端的狀態(tài)。并且當(dāng) E0/1 和 Ｅ2/3 的非為高電平時(shí)寄存器可輸入數(shù)據(jù)。將其接入電路的部 分仿真如圖 24 所示： 遼寧工程技術(shù)大學(xué)電子技術(shù)課程設(shè)計(jì) 5 1112123134152637485910Q09Q17Q26Q314
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