【正文】 示多漢字信息的目的。 由圖 可知，某一時刻能在顯示數據序列中定位待顯示數據的地址指針可用下式計算： addr=n+m (式 ) 圖 滾動顯示多漢字信息的原理示意圖 圖 16 16LED 點陣模塊 9 漢字的顯示 第二步工作的步驟是 ： 先在掃描模塊的控制下 ， 由地址線確定每次由 ROM送出某一列的 16 個 LED 所要顯示的漢字的控制字節(jié)數據 ， 同時由掃描模塊輸出的 5 位掃描碼經兩個 416 譯碼器解碼后決定相應的某一列可以被點亮，而另外31 列都不能被點亮。該狀態(tài)持續(xù) 約 毫秒后 ， 就接著進行下一行的掃描。當完成了一次 32 行的掃描后，也就完成了一幀畫面的顯示。重復上述過程不斷修改ROM 的地址區(qū)間的起始地址 ， 轉向下一幅畫面的數據傳送和顯示。如此進行 ，就可以在 LED 點陣模塊上滾動顯示 ROM 中存儲的漢字。 滾動速度的控制 將 LED 點陣看成一個滑窗。通過這個“滑窗”每次能“看到” 32 個存儲單元（ 2 個漢字長度）的信息。只讀存儲器 ROM 中鏈式的存放了若干個漢字的點陣信息，“滑窗”在這若干個漢字點陣信息上面滑動，我們通過“滑窗”看到的就是漢字的滾動顯示。 在用 VHDL 編程的時 候，可以定義一個變量 x 作為“滑窗”在 ROM 上的起始地址，設計一個進程按一定的頻率對 x進行累加，再設計一個進程將以 x為起始地址的長度為 32 的 ROM 中的區(qū)域動態(tài)顯示在 LED 點陣中。顯然 x 累加的速度決定了漢字的滾動速度。 此進程根據定義的信號 n來控制 x遞增的速度， n 由外部的按鍵控制。 n的范圍為 0~7 代表了漢字的不同的滾動速度。當 n為 0 時漢字滾動的速度最快， n為 7 時 LED 點陣上顯示的漢字靜止。 3 VHDL 語言程序設計 掃描頻率控制的 部分關鍵 程序 process(clk) 顯示時序控制 begin if clk39。event and clk=39。139。 then 上升沿 10 dount=dount+1。計數累加 if dount=255 then if S=15 then S=0000。S 控制單個漢字掃描周期 else S=S+1。 end if。 S=S+1。 else S=S。 end if。 if cdount15 then 控制列掃描頻率 cdount=cdount+1。 else cdount=0000。 end if。 end if。 end process。 單個漢字掃描的 部分關鍵 程序 process(cdount,s) begin case cdount is 列掃描頻率 when 0000=keyc=0000000000000001。 列選擇 when 0001=keyc=0000000000000010。列掃描 共掃描 8 列 when 0010=keyc=0000000000000100。 when 0011=keyc=0000000000001000。 when 0100=keyc=0000000000010000。 when 0101=keyc=0000000000100000。 when 0110=keyc=0000000001000000。 when 0111=keyc=0000000010000000。 when 1000=keyc=0000000100000000。 when 1001=keyc=0000001000000000。 when 1010=keyc=0000010000000000。 when 1011=keyc=0000100000000000。 when 1100=keyc=0001000000000000。 when 1101=keyc=0010000000000000。 when 1110=keyc=0100000000000000。 when 1111=keyc=1000000000000000。 when others=keyc=0000000000000000。 end case。 if s=0000 then 漢字 歡 掃描時間 case cdount is 11 when 0000=keyr=1101111111100011。 列顯示 ‘ 歡 ’ when 0001=keyr=1100111111000011。 when 0010=keyr=1010001110011011。 when 0011=keyr=1011000000111011。 when 0100=keyr=1011110000011011。 when 0101=keyr=1001000010000011。 when 0110=keyr=1101011111000011。 when 0111=keyr=1100111111100001。 when 1000=keyr=1110001111100001。 when 1001=keyr=1111000000010001。 when 1010=keyr=1111100000010111。 when 1011=keyr=1110000111110111。 when 1100=keyr=1100011111010111。 when 1101=keyr=1000111111000111。 when 1110=keyr=1001111111100011。 when 1111=keyr=1001111111110011。 when others=keyr=1111111111111111。 end case。 end if。 end process。結束進程 ， 各個進程之間是并發(fā)執(zhí)行的 漢字滾動速度控制的 部分關鍵 程序 process(reset_n， clk_scan， flag_scan) x 的控制進程 variable tx： integer range 0 to 50； begin if(reset_n=39。039。)then tx： =0； x=0； elsif(rising_edge(clk_scan))then if(flag_scan=39。139。)then if(tx=n8 or tx=tx39。high)then n由外部的按鍵控制 ,通過 n來控制 tx 的計數范圍 tx： =0； else tx： =tx+1； end if； 12 if(tx=n8)then 通過 n來控制 x的增加 if(x=x39。high)then x=0； else x=x+1； end if； end if； end if； end if； end process； 此進程根據定義的信號 n來控制 x遞增的速度， n 由外部的按鍵控制。 n的范圍為 0~7 代表了漢字的不同的滾動速度。當 n為 0 時漢字滾動的速度最快， n為 7 時 LED 點陣上顯示的漢字靜止。 4 系統(tǒng)調試 與仿真 開發(fā)環(huán)境介紹 Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL、 VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整 PLD 設計流程。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設計流程外，提供了完善的用戶圖形界面設計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶 可以充分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度。對第三方 EDA 工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方 EDA 工具。 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結合，可以方便地實現各種 DSP 應用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設計、嵌入式軟件開發(fā)、可編程邏輯設計于一體，是一種綜合性的開發(fā)平臺。 Maxplus II 作為 Altera 的上一代 PLD 設計軟件，由于其出色的易用性而得到了廣泛 的應用。目前 Altera 已經停止了對 Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。 Alt 13 era 在 Quartus II 中包含了許多諸如 SignalTap II、 Chip Editor 和 RTL Viewer 的設計輔助工具，集成了 SOPC 和 HardCopy 設計流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。 Altera Quartus II 作為一種可編程邏輯的設計環(huán)境 , 由于其強大的設計能力和直觀易用的接口，越來越受到數 字系統(tǒng)設計者的歡迎。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺。該平臺支持一個工作組環(huán)境下的設計要求，其中包括支持基于 Inter 的協(xié)作設計。 Quartus 平臺與 Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys和 Synplicity 等 EDA 供應商的開發(fā)工具相兼容。改進了軟件的 LogicLock模塊設計功能，增添 了 FastFit 編譯選項，推進了網絡編輯性能，而且提升了調試能力。支持 MAX7000/MAX3000 等乘積項器件 調試 、仿真 與體會 創(chuàng)建工程 在 Quartus II 中新建一個 VHDL File 文件，將 vhdl 代碼輸入這個文件，并保存到工作目錄，名為 。 利用 new preject wizard 工具創(chuàng)建一個工程，工程名為 ledarray,頂層文件實體名為 ledarray，并將上面創(chuàng)建的 文件加入到工程中。 G 編譯前設置 （ 1）選擇目標芯片。用 assignmemts?settings 命令，彈出 settings 對話框，選擇目標芯片為 EP2C5T144C8。 圖 1 選擇目標器件 （ 2）選擇工作方式，編程方式，及閑置引腳狀態(tài) 單擊上圖中的 deviceamp。pin options 按鈕，彈出 deviceamp。pin options 窗口。 在General 項中選中 autorestart configuration after error,使對 FPGA 的配置失敗后能自動重新配置，并加入 JTAG 用戶編碼。 14 圖 2 選擇配置器件工作方式 在 configuration 項中，其下方的 Generate pressed bitstreams 處打勾，這 樣就能產生用于 EPCS 的 POF 壓縮配置文件。 在 Configuration 選項頁，選擇配置器件為 EPCS1，其配置模式選擇為 active serial。 圖 3 選擇編程方式 在 Unused pins 項，將目標器件閑置