【正文】 中每一路模擬輸出與 DAC0832 芯片相連，構(gòu)成多個 DAC0832同步輸出電路， 輸出波形穩(wěn)定，精度高，但是第二級 DAC0832 輸出，發(fā)生錯誤 并且電路連接復(fù)雜。 方案二： AT89S52 芯片 中只有一路模擬輸出或幾路模擬信號非同步輸出，這種情況下 ＣＰＵ 對 DAC0832 執(zhí)行一次寫操作，則把一個數(shù)據(jù)直接寫入ＤＡＣ寄存器， DAC0832的輸出模擬信號隨之對應(yīng)變化。 輸出波形穩(wěn)定，精度高，濾波好，抗干擾效果好，連接簡 3 單，性價比高。因此我們 設(shè)計中采用方案二。 芯片選擇模塊 方案一： AT89S52 單片機是一種高性能 8 位單片微型計算機。它把構(gòu)成計算機的中央處理器 CPU、存儲器、寄存器、 I/O 接口制作在一塊集成電路芯片中，從而構(gòu)成較為完整的計算機。 方案二： C8051F005 單片機是完全集成的混合信號系統(tǒng)級芯片，具有與 AT80S52 兼容的微控制器的內(nèi)核，與 MCS51 指令集完全兼容。除了具有標準 AT80S52 的數(shù)字外設(shè)部件之外，片內(nèi)還集成了數(shù)據(jù)采集和控制系統(tǒng)中常用的模擬部件和其他數(shù)字外設(shè)及功能部件。 方案選擇： 方案二中 C8051F005 芯片系統(tǒng)內(nèi)部結(jié)構(gòu)復(fù)雜，不易控制，芯片成本高，對于本系統(tǒng)而 言利用率低， AT89S52 芯片簡單易控制，成本低，性能穩(wěn)定故采用方案一。 三、 硬件電路的設(shè)計 基本原理： 系統(tǒng)框圖如圖 1 所示。 A T 8 9 S 5 2A / D 轉(zhuǎn) 換基 準 電 壓電 源波 形 指 示鍵 盤電 流 / 電 壓 轉(zhuǎn) 換輸 出 圖 1 低頻信號發(fā)生器系統(tǒng)框圖 低頻信號發(fā)生器系統(tǒng)主要由 CPU、 D/A 轉(zhuǎn)換電路、基準電壓電路、電流 /電壓轉(zhuǎn)換電路、按鍵和波形指示電路、電源等電路組成。 其工作原理為當 分別 按下四個按鍵中的任一個按鍵就會 分別 出現(xiàn)方波、鋸齒波、三角波、正弦波，并且 有 四個發(fā)光二極管分別 作為 不同的波形指示 燈 。 資源分配 ： 軟、硬件設(shè)計是設(shè)計 中不可缺少的，為了滿足功能和指標的要求，資源分配如下 1．晶振采用 6MHZ； 2．內(nèi)存分配 4 P1 口的 分別與四個按鍵連接，分別控制鋸齒波、三角波、正弦波和方波， 與四個發(fā)光二極管相連 ,按鍵一對應(yīng)發(fā)光二極管一，依次類推，發(fā)光二極管四對應(yīng)按鍵四，實現(xiàn)輸出一個波形對應(yīng)亮一個燈。 P0 口與 DAC0832 的 DI0DI7 數(shù)據(jù)輸入端相連。 P2 口用來控制 DAC0832 的輸入寄存器選擇信號 CS、輸入寄存器寫選通信號 WR1 及DAC 寄存器寫選通信號 WR2 和數(shù)據(jù)傳送信號 XFER。 最小系統(tǒng)設(shè) 計 （ 1）最小單片機系統(tǒng) ① AT89S52 的引腳圖如圖 2 所示 圖 2 AT89S52引腳圖 ② 管腳說明 低頻信號發(fā)生器采用 AT89S52 單片機作為控制核心，其內(nèi)部組成包括：一個 8 位的微處理器 CPU 及片內(nèi)振蕩器和時鐘產(chǎn)生電路，但石英晶體和微調(diào)電容需要外接；片內(nèi)數(shù)據(jù)存儲器 RAM 低 128 字節(jié)，存放讀 /寫數(shù)據(jù)；高 128 字節(jié)被特殊功能寄存器占用； 片內(nèi)程序存儲器 4KB ROM；四個 8 位并行 I/O（輸入 /輸出）接口 P3 P0，每個口可以用作輸入，也可以用作輸出；兩個定時 /計數(shù)器，每個定時 /計數(shù)器都可以設(shè)置成計數(shù)方式，用以對外部事件進行計數(shù)，也可以設(shè)置成定時方式，并可以根據(jù)計數(shù)或定時的結(jié)果實現(xiàn)計算機控制；五個中斷源的中斷控制系統(tǒng)；一個全雙工 UART（通用異步接收發(fā)送器）的串行 I/O 口。 VCC：供電電壓。 GND：接地。 RST：復(fù)位輸入。當振蕩器復(fù)位器件時，要保持 RST 腳兩個機器周期的高電平時間。 ALE/PROG：當訪問外部存儲器時，地址鎖存允許的 輸出電平用于鎖存地址的地位字節(jié)。在 FLASH 編程期間，此引腳用于輸入編程脈沖。在平時， ALE 端以不變的頻率周期輸出正脈沖信號，此頻率為振蕩器頻率的 1/6。因此它可用作對外部輸出的脈沖或用于定時目的。然而要注意的是：每當用作外部數(shù)據(jù)存儲器時，將跳過一個 ALE 脈沖。如想禁止 5 ALE 的輸出可在 SFR8EH 地址上置 0。此時， ALE 只有在執(zhí)行 MOVX， MOVC 指令是ALE 才起作用。另外，該引腳被略微拉高。如果微處理器在外部執(zhí)行狀態(tài) ALE 禁止，置位無效。 /PSEN：外部程序存儲器的選通信號。在由外部程序存儲器取指期間 ，每個機器周期兩次 /PSEN 有效。但在訪問外部數(shù)據(jù)存儲器時，這兩次有效的 /PSEN 信號將不出現(xiàn)。 /EA/VPP：當 /EA 保持低電平時，則在此期間外部程序存儲器（ 0000HFFFFH），不管是否有內(nèi)部程序存儲器。注意加密方式 1 時， /EA 將內(nèi)部鎖定為 RESET；當 /EA 端保持高電平時，此間內(nèi)部程序存儲器。在 FLASH 編程期間，此引腳也用于施加 12V 編程電源（ VPP）。 XTAL1：反向振蕩放大器的輸入及內(nèi)部時鐘工作電路的輸入。 XTAL2：來自反向振蕩器的輸出。 89S52 單片機外部有 32 個端口可供用戶使 用，其功能如下： 表 1 89S52 并行 I/O 接口 P0 口： P0 口為一個 8 位漏級開路雙向 I/O 口，每腳可吸收 8TTL 門電流。當 P1 口的管腳第一次寫 1 時，被定義為高阻輸入。 P0 能夠用于外部程序數(shù)據(jù)存儲器，它可以被定義為數(shù)據(jù) /地址的第八位。在 FIASH 編程時， P0 口作為原碼輸入口，當 FIASH 進行校驗時，P0 輸出原碼，此時 P0 外部必須被拉高。 P1 口： P1 口是一個內(nèi)部提供上拉電阻的 8 位雙向 I/O 口， P1口緩沖器能接收輸出 4TTL門電流。 P1 口管腳寫入 1 后，被內(nèi)部上拉為高，可用作輸入， P1 口被外部下拉為低電 平時，將輸出電流，這是由于內(nèi)部上拉的緣故。在 FLASH 編程和校驗時， P1 口作為第八位 6 地址接收。 P2 口： P2 口為一個內(nèi)部上拉電阻的 8 位雙向 I/O 口， P2 口緩沖器可接收，輸出 4 個TTL 門電流，當 P2 口被寫 “1”時，其管腳被內(nèi)部上拉電阻拉高，且作為輸入。并因此作為輸入時， P2 口的管腳被外部拉低，將輸出電流。這是由于內(nèi)部上拉的緣故。 P2 口當用于外部程序存儲器或 16 位地址外部數(shù)據(jù)存儲器進行存取時， P2 口輸出地址的高八位。在給出地址 “1”時，它利用內(nèi)部上拉優(yōu)勢，當對外部八位地址數(shù)據(jù)存儲器進行讀寫時， P2 口輸出其特殊功 能寄存器的內(nèi)容。 P2 口在 FLASH 編程和校驗時接收高八位地址信號和控制信號。 P3 口： P3 口管腳是 8 個帶內(nèi)部上拉電阻的雙向 I/O 口，可接收輸出 4 個 TTL 門電流。當 P3 口寫入 “1”后，它們被內(nèi)部上拉為高電平，并用作輸入。作為輸入，由于外部下拉為低電平， P3 口將輸出電流（ ILL）這是由于上拉的緣故。 P3 口也可作為 AT89C51 的一些特殊功能口，如下表所示： 口管腳 備選功能 RXD（串行輸入口） TXD（串行輸出口） /INT0（外部中斷 0） /INT1（外部中 斷 1） T0（記時器 0 外部輸入） T1（記時器 1 外部輸入） /WR（外部數(shù)據(jù)存儲器寫選通） /RD（外部數(shù)據(jù)存儲器讀選通） P3 口同時為閃爍編程和編程校驗接收一些控制信號。 ③ AT89S52 的晶振及其連接方法 CPU 工作時都必須有一個時鐘脈沖。有兩種方式可以向 89S52 提供時鐘脈沖：一是外部時鐘方式，即使用外部電路向 89S52 提供始終脈沖，見圖 3(a)；二是內(nèi)部時鐘方式，即使用晶振由 89S52 內(nèi)部電路產(chǎn)生時鐘脈沖。一般常用第二種方法，其電路見圖 3(b)。 圖 3 89S52 的時鐘脈沖 7 圖 3 中： J 一般為石英晶體，其頻率由系統(tǒng)需要和器件決定，在頻率穩(wěn)定度要求不高時也可以使用陶瓷濾波器。 C C2：使用石英晶體時， C1=C2=30（ 177。10） pF 使用陶瓷濾波器時， C1=C2=40（ 177。10） pF ④ AT89S52 的復(fù)位 使 CPU 開始工作的方法就是給 CPU 一個復(fù)位信號， CPU 收到復(fù)位信號后將內(nèi)部特殊功能寄存器設(shè)置為規(guī)定值，并將程序計數(shù)器設(shè)置為 “0000H”。復(fù)位信號結(jié)束后， CPU 從程序存儲器 “0000H”處開始 執(zhí)行程序。 89S52 為高電平復(fù)位，一般有 3 種復(fù)位方法。 ⅰ 上電復(fù)位。接通電源時 ⅱ 手動復(fù)位。設(shè)置一個復(fù)位按鈕，當操作者按下按鈕時產(chǎn)生一個復(fù)位信號。 ⅲ 自動復(fù)位。設(shè)計一個復(fù)位電路，當系統(tǒng)滿足某一條件時自動產(chǎn)生一個復(fù)位信號。 圖 4 為最簡單的上電復(fù)位和手動復(fù)位方法。 圖 4 89S52 的復(fù)位電路 關(guān)于 CPU 的復(fù)位電路應(yīng)當注意，在調(diào)試單片機程序時有兩種工作方式。一是仿真器方式，主要用于調(diào)試程序。此時程序的執(zhí)行由仿真器控制，復(fù)位電路不起作用，系統(tǒng)時鐘也經(jīng)常設(shè)置為仿真器產(chǎn)生，此時用戶的晶振也不起作用 。二是用戶方式，即脫離仿真器的實際工作方式，用戶的時鐘振蕩電路和復(fù)位電路都必須正常工作。因此，如果系統(tǒng)復(fù)位電路或晶振電路有故障，就會出現(xiàn)仿真器方式工作正常，而用戶方式不工作的現(xiàn)象，這是許多初學者常遇到的問題。 ⑤ 芯片擦除 整個 PEROM 陣列和三個鎖定位的電擦除可通過正確的控制信號組合，并保持 ALE 管腳處于低電平 10ms 來完成。在芯片擦操作中，代碼陣列全被寫 “1”且在任何非空存儲字節(jié)被重復(fù)編程以前，該操作必須被執(zhí)行。 此外， AT89S52 設(shè)有穩(wěn)態(tài)邏輯，可以在低到零頻率的條件下靜態(tài)邏輯，支持兩種軟件可選的掉電 模式。在閑置模式下， CPU 停止工作。但 RAM，定時器，計數(shù)器，串口和中89S52 8 斷系統(tǒng)仍在工作。在掉電模式下，保存 RAM 的內(nèi)容并且凍結(jié)振蕩器，禁止所用其他芯片功能，直到下一個硬件復(fù)位為止。 （ 2）達盛平臺介紹 本系統(tǒng)是在達盛的平臺 E—PLAY—51CPU 上設(shè)計的，單片機 AT89S52 與 DAC0832 的是通過POTR A， POTR B， POTRC 連接起來，三 個接 口的定義如下所示： 9 表 2 PORT A 接口定義 編號 定義 備注 1 +5V 數(shù)字電源，無論 CPU 板，還是接口板，所有的數(shù)字電源都來自這里或由此變換而來。 2 +5V 3 DGND 數(shù)字地，在 CPU 板上，只在電源附近通過 0 歐的電阻與電源地相連。 4 DGND 5 D0/IO0 總線中的雙向數(shù)據(jù)線，在 CPU 板上要通過 16245驅(qū)動后再與 CPU芯片的數(shù)據(jù)線相連， 16245 要通過 RD 及由 CS0CS7譯碼生成總地址控制信號所控制。在設(shè)計接口板時要保證其數(shù)據(jù)線在空閑時為高阻狀態(tài)，否則必須加接隔離電路。沒有用到的數(shù)據(jù)線可懸空。 總線接口，輸入、輸 出 皆 為 5V TTL 電平， 芯片電平與此不符時，必須經(jīng)過電平轉(zhuǎn)換。 6 D1/IO1 7 D2/IO2 8 D3/IO3 9 D4/IO4 10 D5/IO5 11 D6/IO6 12 D7/IO7 13 D8 14 D9 15 D10 16 D11 17 D12 18 D13 19 D14 20 D15 21 A0/IO8 總線中的地址線， CPU 板輸出，在 CPU板上要通過 16244 驅(qū)動后再與接口引腳相連，接口板上不用時要懸空。 22 A1/IO9 23 A2/IO10 24 A3/IO11 25 A4 26 A5 27 A6 28 A7 29 A8 30 A9 31 A10 32 A11 33 A12 34 A13 35 A14 36 A15 37 CS0/IO12 片選信號線， CPU 板輸出，接口板輸入，低電平有效，設(shè)計 CPU 板時，不用的引腳要懸空。而在設(shè)計接口板時，要通過 8 選1 開關(guān)（跳線）來選擇。 38 CS1/IO13 39 CS2/IO14 40 CS3/IO15 10 編號 定義 備注 41 CS4 在分配地址空間時，每個片選信號的最小地址范圍應(yīng)大于 256 個字節(jié)。 42 CS5 43 CS6 44 CS7 45 /W/R/IO16 CPU 板輸出，接口板輸入，寫信號低有效 46 /R/D/IO17 CPU 板輸出，接口板輸入，讀信號低有效 47 /W/A/I/T CPU 板輸入，接口板輸出，等待請求低有效 48 RSROUT CPU 板輸出，接口板輸入，復(fù)位高有效 5V TTL 電平 49 /R/S/T/O/U/T CPU 板輸出 ，接口板輸入，復(fù)位低有效 50 EXINT0 外部中斷請求信號， 5V TTL 電平， CPU 板輸入，接口板輸出，低電平有效，在 CPU 板上，沒有