soc分類及其技術(shù)發(fā)展趨勢(shì)-文庫(kù)吧
2025-07-17 23:21 本頁(yè)面
【正文】 求很高的，可進(jìn)行深入的體系結(jié)構(gòu)研究，構(gòu)建各具特色的總線架構(gòu)，做精做強(qiáng)，不受制于第三方，與系統(tǒng)同步發(fā)展，更具競(jìng)爭(zhēng)力。目前 SoC 開發(fā)研制主要有基于平臺(tái)（包括自主構(gòu)建總體架構(gòu)）、基于核、基于合成等方法，不斷推出性能更好、擴(kuò)展性更強(qiáng)的總線規(guī)范，如 AXI 總線（ AMBA 總線升級(jí)）、 L*BUS 總線（中科院計(jì)算所）等。 IP 核可復(fù)用技術(shù) IP 核一般分為硬核、軟核和固核三 種， 硬核 是指經(jīng)過預(yù)先布局且不能由系統(tǒng)設(shè)計(jì)者修改的 IP 核， 軟核 通常以HDL 語(yǔ)言形式提交， 固核 由 RTL 的描述和可綜合的網(wǎng)表組成。 IP 核可復(fù)用的研究重點(diǎn)是開發(fā)適應(yīng)多種總線接口的規(guī)范和可測(cè)試性一體化，以盡量少的外包和測(cè)試向量，達(dá)到復(fù)用目的。 IP 核應(yīng)有良好的開發(fā)文檔和參考手冊(cè)，包括數(shù)據(jù)手冊(cè)、用戶使用指南、仿真和重用模型等，而兼容性是重要的因素。 可靠性設(shè)計(jì)技術(shù) 由于 SoC 由多級(jí)總線組成，每一總線上含有多個(gè)設(shè)備（ IP 核 ） ,如何確保整個(gè)芯片能正常運(yùn)轉(zhuǎn)十分重要，必須考慮防“死鎖”機(jī)制和“解鎖”機(jī)制，即使某一設(shè)備（ IP 核 ） 癱瘓了，不致影響整個(gè)芯片其他功能發(fā)揮。此外隨著超深亞微米技術(shù)發(fā)展，對(duì)總線傳輸?shù)目煽啃蕴岢隽藝?yán)重挑戰(zhàn)，必須研究容錯(cuò)機(jī)制和故障恢復(fù)機(jī)制。 軟硬件協(xié)同設(shè)計(jì)技術(shù) 由于市場(chǎng)和設(shè)計(jì)風(fēng)險(xiǎn)的壓力， SoC 軟硬件協(xié)同設(shè)計(jì)尤為重要。改進(jìn)軟硬件協(xié)同說明、協(xié)同分析、協(xié)同設(shè)計(jì)、協(xié)同模擬和協(xié)同驗(yàn)證，可大大減少硬件設(shè)計(jì)風(fēng)險(xiǎn)和縮短嵌入式軟件的開發(fā)調(diào)試時(shí)間。同時(shí)在協(xié)同驗(yàn)證環(huán)境中能夠及時(shí)發(fā)現(xiàn)軟硬件中所存在的致命問題，避免在最后集成測(cè)試階段重新進(jìn)行軟硬件的調(diào)整。 芯片綜合 /時(shí)序分析技術(shù) 由于 SoC 系統(tǒng)復(fù)雜度和規(guī)模愈來愈 大，像多時(shí)鐘、多電壓以及超深亞微米等新課題不斷出現(xiàn)，對(duì) SoC 的綜合性研究提出了更高的要求。尤其對(duì)時(shí)序預(yù)算如何分級(jí)、分解，關(guān)鍵路徑的特殊約束的研究，要求研究人員具有深厚的系統(tǒng)背景知識(shí)。與此同時(shí)，靜態(tài)時(shí)序分析（ STA8） 日趨復(fù)雜、后端動(dòng)態(tài)仿真效率低下，對(duì)總體設(shè)計(jì)人員提出了嚴(yán)峻的挑戰(zhàn)。 SoC 驗(yàn)證技術(shù) 主要分 IP 核驗(yàn)證、 IP 核與總線接口兼容性驗(yàn)證和系統(tǒng)級(jí)驗(yàn)證等三個(gè)層次，包括設(shè)計(jì)概念驗(yàn)證、設(shè)計(jì)實(shí)現(xiàn)驗(yàn)證、設(shè)計(jì)性能驗(yàn)證、故障模擬、芯片測(cè)試等；從驗(yàn)證類型分，有兼容性測(cè)試、邊角測(cè)試、隨機(jī)測(cè)試、真實(shí)碼測(cè)試、回歸（ Regression）測(cè)試和斷言驗(yàn)證等。由于芯片愈來愈復(fù)雜，軟件仿真開銷大，硬件仿真驗(yàn)證成為一種重要的驗(yàn)證手段。驗(yàn)證工作約占整個(gè)設(shè)計(jì)工作的 70%，如何提高驗(yàn)證覆蓋率和驗(yàn)證效率是設(shè)計(jì)驗(yàn)證的永恒話題。 8 Static Timing Analysis 可測(cè)性 /可調(diào)試性設(shè)計(jì)技術(shù) 主要研究解決批生產(chǎn)可測(cè)性問題和在線可調(diào)試性問題，實(shí)施技術(shù)包括 DFT SCAN、 BIST Iddq1JTAG12/eJTAG13，要研究基于各種 IP 核的 SoC 測(cè)試架構(gòu)和測(cè)試向量有效傳遞性，更重要的是要考慮測(cè)試平行化，降低芯片測(cè)試占用時(shí)間，此外要關(guān)注在線調(diào)試工作，方便用戶開發(fā)和調(diào)試 基于 SoC 的產(chǎn)品。 低功耗設(shè)計(jì)技術(shù) 低功耗已經(jīng)成為與面積和性能同等重要的設(shè)計(jì)目標(biāo)，因此精確評(píng)估功耗也成為重要問題。芯片功耗主要由跳變功耗、短路功耗和泄漏功耗組成。降低功耗要從 SoC 多層次立體角度研究電路實(shí)現(xiàn)工藝、輸入向量控制（ IVC14）技術(shù)、多電壓技術(shù)、功耗管理技術(shù)以及軟件（算法）低功耗利用技術(shù)等多方面綜合解決問題。 新型電路實(shí)現(xiàn)技術(shù) 由于晶體管數(shù)急劇增加、芯片尺寸日益變小、密度不斷增大、 IP 核可重用頻度提高、低電壓、多時(shí)鐘、高頻率、高可測(cè)性、新型高難度封裝等要求的出現(xiàn)以及新工藝 /新設(shè)計(jì) 技術(shù)層出不窮，半導(dǎo)體工藝特征尺寸向深亞微米發(fā)展，要求 SoC 設(shè)計(jì)師不斷研究新工藝、新工具，研究關(guān)鍵電路架構(gòu)、時(shí)序收斂性、信號(hào)完整性、天線效應(yīng)等問題。 嵌入式軟件移植 /開發(fā) 主要研究開發(fā) SoC 的 BIOS15和嵌入式操作系統(tǒng)移植 /開發(fā)，要支 持多任務(wù)， 要使 程序開發(fā)變得更加容易，系統(tǒng)的穩(wěn)定性、可靠性得到 更好 提高 ，要 便于維護(hù)，易讀易懂 ，要具有安全性好、健壯性強(qiáng)、代碼執(zhí)行效率高等特點(diǎn)。如對(duì) SoC 片內(nèi)進(jìn)行嵌入式 Linux 操作系統(tǒng)代碼的植入研究，可減輕系統(tǒng)開發(fā)者基于 BSP16開發(fā)的難度，同時(shí) 提高開發(fā)效率，縮短開發(fā)周期 。 3 SoC 分類 SoC 產(chǎn)品和技術(shù)不斷發(fā)展，但在 SoC 分類上業(yè)界還未形成主流看法，本文將其歸類為 CSoC、 SOPC 和 ASIC SoC等三大類，然后統(tǒng)一到 SoC 體系結(jié)構(gòu)分類模型中。 CSoC 技術(shù)特點(diǎn) CSoC 一般由處理器、存儲(chǔ)器、基于 ASIC 的核和片上可重構(gòu)的部件（專用化）等構(gòu)成，相對(duì) ASIC SoC 和基于標(biāo)準(zhǔn)組件多芯片板級(jí)開發(fā)而言具有明顯優(yōu)勢(shì)，其特征為： 1． CPU+可重構(gòu)處理構(gòu)件 2． 效率與靈活性很好結(jié)合在一起 3． 基于重構(gòu)確定處理功能 4． 在圖像處理、模式匹配等方面優(yōu)于超級(jí)計(jì)算機(jī) 5． 根據(jù)任務(wù)需要可動(dòng)態(tài)重構(gòu)，提高性 價(jià)比 目前學(xué)術(shù)界對(duì)可動(dòng)態(tài)重構(gòu)的高效處理件 XPP（ eXtreme Processing Platform）比較關(guān)注 [3] 。 XPP 是在一個(gè)以基于某種總線架構(gòu)的微處理器核為核心的 SoC 中嵌入可編程邏輯模塊，構(gòu)成可重構(gòu)的 SoC 平臺(tái)，如圖 1 所示。適用的可重構(gòu)數(shù)據(jù)處理架構(gòu)往往由處理陣列單元（ PAE17）、面向通信網(wǎng)包、層次化的重構(gòu)管理樹（ CM18）
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