【正文】 移位寄存器。 ? Avalon主控制器通過 Avalon從控制器端口寫發(fā)送數據寄存器。 ? 在當前不進行串行移位操作時，發(fā)送移位寄存器自動從發(fā)送數據寄存器裝入數據。 ? 發(fā)送移位寄存器直接連接到 TXD輸出。數據最低有效位先從TXD移出。 87 UART內核 ? UART內核綜述 ： ? 發(fā)送數據寄存器和發(fā)送移位寄存器提供 雙重緩沖 。 ? 主控制器可以在前一個字符正在移動時將新數值寫入發(fā)送數據寄存器，并可通過讀出狀態(tài)寄存器的 TRDY位，發(fā)送移位寄存器的空 TMT位和發(fā)送溢出錯誤 TOE位監(jiān)視發(fā)送器的狀態(tài)。 ? 發(fā)送邏輯根據 RS232規(guī)范在串行 TXD數據流中自動插入數量正確的起始位，校驗位和停止位。 88 UART內核 ? UART內核綜述 3. 接收邏輯 ： ? UART接收器包括 7/8/9位接收數據寄存器（ Rxdata）和相應的7/8/9位接收移位寄存器。 ? Avalon主控制器通過 Avalon從控制器端口讀接收數據寄存器。 ? 每當新字符完全接收后，接收數據寄存器自動從接收移位寄存器裝入數據。 ? 接收移位寄存器和接收數據寄存器提供 雙重緩沖 。 89 UART內核 ? UART內核綜述 4. 波特率生成 ： ? UART內核的內部波特率時鐘來源于 Avalon時鐘輸入。 ?內部波特率時鐘通過時鐘分頻器生成。 90 UART內核 ? UART內核的寄存器描述 偏移量 寄存器名稱 R/W 描述 /寄存器位 15… 13 12 11 10 9 8 7 6 5 4 3 2 1 0 0 接收數據 (rxdata) RO ① ② ② 接收數據 1 發(fā)送數據 (txdata) WO ① ② ② 發(fā)送數據 2 狀態(tài) (status) ③ RW ① eop cts dcts ⑴ e rrdy trdy tmt toe roe brk fe pe 3 控制 (control) RW ① ieop rts idcts trbk ie irrdy itrdy itmt itoe iroe ibrk ife ipe 4 除數 (divisor) ④ RW 波特率除數 5 數據包結束符(endopacket) ④ RW ① ② ② 數據包結束符值 UART內核寄存器映射 發(fā)送數據接收數據 狀態(tài) t )③ 控制除數 (divisor) ④ 數據包結束符 (endopacket) ④ 91 UART內核 ? － UART 內 核 配 置 頁 Baud Rate： 波特率設置 確定復位后的默認波特率。 數據位設置 ? 數據位：該設置確定發(fā)送寄存器，接收寄存器和數據包結束符寄存器的寬度； ? 停止位：該設置確定內核在每個字符后發(fā)送 1個還是 2個停止位。 ? 奇偶校驗：確定 UART是否發(fā)送帶奇偶校驗的字符。 流控制 ? UART包含相應的硬件。 ? 基于這些硬件， Avalon主控制器可檢測 CTS和發(fā)送 RTS流控制信號。 流數據控制 ? 允許 Avalon主控制器當且僅當 UART內核可接收新字符時寫數據， UART內核有可用數據時讀數據。 92 UART內核 ? 軟件編程 1. HAL系統支持 2. 驅動程序選項 3. ioctl()操作 4. 軟件文件 93 ? 并行輸入 /輸出 (PIO)內核 ? SDRAM控制器內核 ? CFI(通用 Flash)控制器內核 ? EPCS控制器內核 ? 定時器內核 ? UART內核 ? JTAG_UART內核 ? SPI內核 ? DMA內核 ? 帶 Avalon接口的互斥內核 ? 帶 Avalon接口的郵箱內核 ? System ID內核 本章內容 94 JTAG_UART內核 ? JTAG_UART內核綜述 – 帶 Avalon接口的 JTAG UART設備實現 PC和 NIOSII系統間的串行通信。 – 與 UART不同之處： JTAG UART是通過 JTAG接口來傳輸數據的。 – JTAG UART內核通過 Avalon從控制器接口連接到 Avalon總線。 JTAG UART內核包含 2個 32位寄存器（數據和控制），它們可通過 Avalon從控制器端口進行存取。 – Avalon主控制器訪問寄存器來控制內核并在 JTAG連接上傳輸數據。JTAG UART內核提供高電平有效的中斷輸出，該輸出在讀 FIFO幾乎為滿或寫 FIFO幾乎為空時申請一個中斷。 – 有讀寫 FIFO也是 JTAG UART內核與 UART內核的不同點之一。 FIFO可以改善 JTAG連接的帶寬。 FIFO深度可由用戶設置。 95 JTAG_UART內核 ? JTAG_UART內核綜述 數據寄存器控制寄存器讀FIFO寫FIFOJTAG集線器接口寄存器組JTAG集線器JTAG控制器Altera FPGA 內置特性 由Quar tusII 自動生成IRQ使用JT AG接口的其它節(jié)點JTAG接 口JTAG UART內核Avalon從設備接口Altera FPGAUART內核寄存器映射 96 JTAG_UART內核 ? JTAG_UART的寄存器描述 UART內核寄存器映射 偏移量 寄存器名稱 R/W 位描述 31 … 16 15 14 … 11 10 9 8 7 … 2 1 0 0 數據 RW RAVAIL RVALID 保留 DATA 1 控制 RW WSPACE 保留 AC WI RI 保留 W R 數據控制97 JTAG_UART內核 ? － JTAG UART 配 置 選 項 卡 JATG_UART配置選項卡 Write FIFO： 寫 FIFO設置 Read FIFO： 讀 FIFO設置 98 ? 并行輸入 /輸出 (PIO)內核 ? SDRAM控制器內核 ? CFI(通用 Flash)控制器內核 ? EPCS控制器內核 ? 定時器內核 ? UART內核 ? JTAG_UART內核 ? SPI內核 ? DMA內核 ? 帶 Avalon接口的互斥內核 ? 帶 Avalon接口的郵箱內核 ? System ID內核 本章內容 99 SPI內核 ? SPI內核綜述 – SPI：嵌入式系統常用的標準串行接口。 – SPI內核可執(zhí)行主控制器或從控制器協議。 ? 當配置為主控制器時， SPI內核可控制多達 16個獨立的 SPI從控制器。接收和發(fā)送寄存器的寬度在 1~16位之間配置。 ? SPI內核提供一個中斷輸出，只要傳輸結束，該輸出就可標記一個中斷。 100 SPI內核 ? SPI內核綜述 SPI時 鐘分頻器*接收數據發(fā)送數據狀態(tài)寄存器控制寄存器從機選擇*移位寄存器移位寄存器sclkMISOMOSIss_n0ss_n1ss_n15|IRQclkDataAddr*不在 從器件上出現Avalon總線從機接口SPI內核框圖 SPI發(fā)送邏輯 SPI接收邏輯 101 SPI內核 ? SPI內核綜述 SPI時 鐘分頻器*接收數據發(fā)送數據狀態(tài)寄存器控制寄存器從機選擇*移位寄存器移位寄存器sclkMISOMOSIss_n0ss_n1ss_n15|IRQclkDataAddr*不在 從器件上出現Avalon總線從機接口SPI內核框圖 主控制器模式端口配置 名稱 方向 描述 MOSI 輸出 輸出數據到從控制器 MISO 輸入 從控制器輸入數據 sclk 輸出 所有從控制器的同步時鐘 ss_nM 輸出 從控制器選擇信號，其中 M為 0到 15之間的數。 102 SPI內核 ? SPI內核綜述 SPI時 鐘分頻器*接收數據發(fā)送數據狀態(tài)寄存器控制寄存器從機選擇*移位寄存器移位寄存器sclkMISOMOSIss_n0ss_n1ss_n15|IRQclkDataAddr*不在 從器件上出現Avalon總線從機接口SPI內核框圖 從控制器模式端口配置 名稱 方向 描述 MOSI 輸入 從主控制器輸入數據 MISO 輸出 輸出數據到主控制器 sclk 輸入 同步時鐘 ss_nM 輸入 選擇信號 103 SPI內核 ? SPI內核的寄存器描述 UART內核寄存器映射 內部地址 寄存器名稱 15… 11 10 9 8 7 6 5 4 3 2… 0 0 rxdata 接收數據 (n1..0) 1 txdat 發(fā)送數據 (n1..0) 2 status E RRDY TRDY TMT TOE ROE 3 control sso IE IRRDY ITRDY ITOE IROE 4 保留 5 slaveselect 從控制器選擇屏蔽 t l 保留 接收數據寄存器 發(fā)送數據寄存器 狀態(tài)寄存器 控制寄存器 從控制器選擇寄存器 104 SPI內核 ? － SPI 配 置 選 項 卡 SPI配置選項卡 MasterSlave： 主控制器 /從控制器設置 Generate Select Signals： 通用選擇信號 指定 SPI控制器將連接的從控制器數量。（ 1~16） SPI Clock Rate： SPI時鐘率 ? 確定在主控制器和從控制器之間的 SCLK信號。 Specify Delay： 指定延時 Data Register： 數據寄存器設置：影響 SPI內核中數據寄存器的大小和操作。 Timing： 時序設置 ? 時鐘極性：當時鐘極性為 0時， SCLK的空閑狀態(tài)為低電平 ? 時鐘相位：當時鐘相位為 0時，在 SCLK的上升沿鎖存數據，在 SCLK的下降沿輸出數據。 Waveforms： 波形顯示 105 SPI內核 ? 軟件編程 Altera提供一個訪問 SPI的函數alt_avalon_spi_mand(),該函數為配置生成主控制器的 SPI內核提供通用訪問。 106 ? 并行輸入 /輸出 (PIO)內核 ? SDRAM控制器內核 ? CFI(通用 Flash)控制器內核 ? EPCS控制器內核 ? 定時器內核 ? UART內核 ? JTAG_UART內核 ? SPI內核 ? DMA內核 ? 帶 Avalon接口的互斥內核 ? 帶 Avalon接口的郵箱內核 ? System ID內核 本章內容 107 DMA內核 ? DMA綜述 – 在實際應用中，需要在兩個存儲器之間或外設與存儲器之間頻繁地進行數據存儲操作。這些操作如果通過 CPU來進行，會耗費大量的 CPU時間。整個操作過程不需要任何的算術邏輯運算，完全不需要 CPU的干預。在這種情況下，就可以使用 DMA（直接存儲訪問 ,direct memory access） – 對 I/O設備的訪問除了有軟件控制的查詢式和中斷式，還有由硬件控制的 DMA方式。在 DMA數據傳輸方式下， DMA控制器接管了總線的控制權，并以中斷的方式向 CPU報告?zhèn)魉筒僮鞯慕Y束。 108 DMA內核 ? DMA內核綜述 – 帶 Avalon接口的直接存儲器存取控制器（ DMA控制器）替代 Avalon主控制器執(zhí)行儲存器對儲存器或者儲存器與 IO設備間的批量數據傳輸。 – 當 DMA控制器執(zhí)行數據傳輸任務時，主控制器可自由執(zhí)行其它并行的任務。 109 DMA內核 ? DMA內核綜述 – DMA控制器將數據從源地址空間傳輸到目的地址空間。 ? 數據源或者目的地可以是 Avalon從控制器外設（一個固定地址）或存儲器中的一段地址范圍 – DMA控制器具有連續(xù)數據流的處理能力，允許固定或可變長度的數據傳輸。 – 當 DMA操作結束時， DMA控制器發(fā)出一個中斷請求 IRQ； – DMA控制器有兩個 Avalon主控制器端口（主控制器讀端口和主控制器寫端口）和一個用于控制 DMA的 Avalon從控制器端口。 110 DMA內核 ? DMA內核綜述 狀態(tài)寄存器