【正文】 了 選 擇EP1 K30 TC14423 器件 ,應(yīng)將此欄下方標(biāo)有 “Showonly Fastest Speed Grades” 的勾消去 ,以便顯示出所有速度級(jí)別的器件。完成器件選擇后 ,按 O K,就可以進(jìn)行編譯了。 圖 41 頂層圖形設(shè)計(jì)文件 編譯成功后進(jìn)行仿真。首先建立波形文件。波形文件 lock. scf 建好并存盤后 ,選擇菜單 “Max +plusⅡ ”→ “simulator”, 啟動(dòng)仿真操作 ,結(jié)束后觀察仿真波形。本設(shè)計(jì)中 ,仿真波形如圖 42～圖 44 所示。當(dāng)給初始密碼輸入信號(hào) LC 一個(gè)低電平時(shí) ,就將程 序預(yù)先設(shè)定的密碼 ( “10010101” )裝入 lock 中 , lock 的值變?yōu)? 95。按下 CLR 后 ,系統(tǒng)復(fù)位 ,處于輸入密碼狀態(tài)。輸入的開鎖密碼串行順序裝入 shif t 中 ,并用 lamp 顯示輸入密碼的位數(shù)。密碼輸入完畢后 ,比較輸入的密碼 shif t 是否等于預(yù)先設(shè)定的密碼 lock ,若相等 ,鎖開啟。在圖 42 中可以看到 , shif t 等彭勝 《 基于 VHDL的電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 》 第 21 頁(yè) 共 32 頁(yè) 于 lock ( “95” ) , 8 位密碼輸入正確 ,開鎖指示燈亮 ,可以開鎖。由圖 43 可以看到 , 輸入密碼 shif t( “AA” )不等 于設(shè)定密碼 lock ( “95” ) ,報(bào)警指示燈亮 ,Alm變?yōu)楦唠娖? ,輸出報(bào)警信號(hào)。由圖 44 可以看出 ,當(dāng)給 load 一個(gè)低電平后 ,就可以進(jìn)行修改密碼的操作了。將 8 位新密碼 ( “55” ) 輸入完 ,新密碼就自動(dòng)裝入 load 中 ,load 值變成 “55”,密碼修改完畢。 圖 42 輸入正確密碼波形 圖 43 輸入錯(cuò)誤密碼波形 彭勝 《 基于 VHDL的電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 》 第 22 頁(yè) 共 32 頁(yè) 圖 44 修改密碼波形 仿真結(jié)束后 ,就可以將設(shè)計(jì)文件編程下載到芯片中去。連接硬件系統(tǒng)后 ,選擇 “Max + plus Ⅱ ”→“programmer” 菜單 ,調(diào)出編程器 (programmer ) 窗口。一切就緒后 ,按下編程器窗口中的 “program”按 鈕 , 設(shè) 計(jì) 的 內(nèi) 容 就 下 載 到 FPGA 芯 片 EP1 K30 TC14423 中去了。經(jīng)實(shí)際電路測(cè)試驗(yàn)證 ,達(dá)到了設(shè)計(jì)的要求。 彭勝 《 基于 VHDL的電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 》 第 23 頁(yè) 共 32 頁(yè) 結(jié)束語(yǔ) 本文設(shè)計(jì)的基于 V HDL 語(yǔ)言的串行電子密碼鎖系統(tǒng) ,硬件電路簡(jiǎn)單 ,微功耗 ,同時(shí)也提高了系統(tǒng)的可靠性和精度。鎖的密碼是可調(diào)的 ,且設(shè)置方便。鎖內(nèi)設(shè)置的密碼值可以選取 00 至 FF 中任一個(gè) ,共計(jì) 28 種。本設(shè)計(jì)占用 芯片資源少 ,可在此基礎(chǔ)上變二進(jìn)制輸入為十進(jìn)制輸入 ,或外加 L ED 七段顯示等一些外圍電路 ,以設(shè)計(jì)更大的系統(tǒng)。 在 FPGA 中 ,不同電路系統(tǒng)的設(shè)計(jì)往往采用自頂向下的設(shè)計(jì)方法 ,亦即將一個(gè)大的系統(tǒng)分解成單元電路。在每個(gè)單元電路的設(shè)計(jì)完成后 ,采用專門的仿真工具進(jìn)行功能仿真是很有必要的 ,可節(jié)省不少設(shè)計(jì)時(shí)間。 對(duì)于這一整個(gè)電子密碼鎖系統(tǒng) ,設(shè)計(jì)的程序已經(jīng)基本實(shí)現(xiàn)了預(yù)期的所有功能 ,充分利用了 EDA 設(shè)計(jì)中的優(yōu)點(diǎn) , 將各模塊以文件頂層設(shè)計(jì)的方式讓所有子程序串聯(lián)在了一起 ,通過(guò)滿足某個(gè)條件而實(shí)現(xiàn)相關(guān)功能 .顯然這個(gè)系統(tǒng) 的設(shè)計(jì)已經(jīng)完成 ,也基本達(dá)到了作為數(shù)字密碼鎖的絕大部分功能。 彭勝 《 基于 VHDL的電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 》 第 24 頁(yè) 共 32 頁(yè) 致謝 在這次課程設(shè)計(jì)的撰寫過(guò)程中，我得到了許多人的幫助。 首先我要感謝 蔡爍 老師在課程設(shè)計(jì)上給予我的指導(dǎo)、提供給我的支持和幫助，這是我能順利完成這次報(bào)告的主要原因，更重要的是老師幫我解決了許多技術(shù)上的難題，讓我能把系統(tǒng)做得更加完善。在此期間，我不僅學(xué)到了許多新的知識(shí)，而且也開闊了視野，提高了自己的設(shè)計(jì)能力。 其次，我要感謝幫助過(guò)我的同學(xué)，他們也為我解決了不少我不太明白的設(shè)計(jì)商的難題。同時(shí)也感謝學(xué)院為我提供良好的做 課程 設(shè)計(jì)的環(huán)境。 彭勝 《 基于 VHDL的電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 》 第 25 頁(yè) 共 32 頁(yè) 附 錄 ： 程序清單 程序名： 四位電子密碼鎖 程序作者：彭勝 ********************************************* LIBRARY IEEE。 USE 。 USE 。 USE 。 LIBRARY altera。 USE 。 ********************************************* ENTITY elec_lock IS PORT ( CLK_4M : IN STD_LOGIC 。 system original clock 4M CLK_SCAN : OUT STD_LOGIC_VECTOR (3 downto 0) 。 scan sequence KEY_IN : IN STD_LOGIC_VECTOR (2 downto 0) 。 KEY IN button code FLAG_NUMB : OUT STD_LOGIC 。 FLAG_FUNC : OUT STD_LOGIC 。 LED_COM : OUT STD_LOGIC 。 for LP2900 only CLEAR : OUT STD_LOGIC 。 ** ENLOCK : OUT STD_LOGIC 。 1:LOCK, 0:UNLOCK NUMB_CNT : OUT STD_LOGIC_VECTOR (2 DOWNTO 0) 。 BCD_CODE : OUT STD_LOGIC_VECTOR (15 DOWNTO 0) 。 SELOUT : OUT STD_LOGIC_VECTOR (1 DOWNTO 0) 。 FIT TO LP2900 SEGOUT : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) SEG7 Display 彭勝 《 基于 VHDL的電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 》 第 26 頁(yè) 共 32 頁(yè) )。 END elec_lock 。 ********************************************* ARCHITECTURE a OF elec_lock IS ponent debouncing port( d_in : IN STD_LOGIC 。 clk : IN STD_LOGIC 。 d_out : OUT STD_LOGIC ) 。 end ponent 。 SIGNAL CLK : STD_LOGIC 。 SIGNAL CLK_KEYBOARD : STD_LOGIC_VECTOR(1 downto 0) 。 SIGNAL CLK_DEBOUNCE : STD_LOGIC 。 SIGNAL CLK_DISPLAY : STD_LOGIC_VECTOR(1 downto 0) 。 SIGNAL C : STD_LOGIC_VECTOR(2 downto 0) 。 SIGNAL N : STD_LOGIC_VECTOR(3 downto 0) 。 SIGNAL F : STD_LOGIC_VECTOR(3 downto 0) 。 SIGNAL FN : STD_LOGIC 。 SIGNAL FF : STD_LOGIC 。 SIGNAL SEL : STD_LOGIC_VECTOR (3 downto 0) 。 SIGNAL OUT_NUMB : STD_LOGIC_VECTOR(3 downto 0) 。 SIGNAL OUT_FUNC : STD_LOGIC_VECTOR(3 downto 0) 。 SIGNAL ACC : STD_LOGIC_VECTOR (15 DOWNTO 0) 。 SIGNAL REG : STD_LOGIC_VECTOR (15 DOWNTO 0) 。 SIGNAL RR2 : STD_LOGIC 。 ** RR2 = Clear SIGNAL QA, QB, BB : STD_LOGIC 。 SIGNAL NC : STD_LOGIC_VECTOR (2 DOWNTO 0) 。 SIGNAL DB : STD_LOGIC_VECTOR( 3 DOWNTO 0)。 Number TO Display SIGNAL SEG: STD_LOGIC_VECTOR( 6 DOWNTO 0)。 SEG7 Display Signal BEGIN 彭勝 《 基于 VHDL的電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 》 第 27 頁(yè) 共 32 頁(yè) ******************************************* CONNECTION OUT_NUMB = N 。 OUT_FUNC = F 。 FLAG_NUMB = FN 。 FLAG_FUNC = FF 。 CLK_DEBOUNCE = CLK 。 NUMB_CNT= NC 。 SEGOUT(6 DOWNTO 0) = SEG。 Seven Segment Display SELOUT = CLK_DISPLAY 。 LED_COM = 39。139。 。 For LP2900 only ********************************************* scan signal generator counter : block Signal Q: STD_LOGIC_VECTOR(22 DOWNTO 0)。 Signal S:STD_LOGIC_VECTOR(1 DO