【正文】 僅對(duì)FPGA有效，用于使能和禁止只讀存儲(chǔ)器ROM宏接口。默認(rèn)為允許使用ROM宏接口。 【ROM Style】：ROM實(shí)現(xiàn)類型。該參數(shù)僅對(duì)FPGA有效，用于選擇是采用塊RAM還是分布式RAM來(lái)作為ROM的實(shí)現(xiàn)和推論類型。默認(rèn)為【Auto】。 【Mux Extraction】：多路復(fù)用器擴(kuò)展。該參數(shù)用于使能和禁止多路復(fù)用器的宏接口。根據(jù)某些內(nèi)定的算法，對(duì)于每個(gè)已識(shí)別的多路復(fù)用/選擇器，XST能夠創(chuàng)建一個(gè)宏，并進(jìn)行邏輯的優(yōu)化。可以選擇【Yes】、【No】和【Force】中的任何一種，默認(rèn)為【Yes】。 【Mux Style】：多路復(fù)用實(shí)現(xiàn)類型。該參數(shù)用于胃宏生成器選擇實(shí)現(xiàn)和推論多路復(fù)用/選擇器的宏類型?？梢赃x擇【Auto】、【MUXF】和【MUXCY】中的任何一種，默認(rèn)為【Auto】。 【Decoder Extraction】：譯碼器擴(kuò)展。該參數(shù)用于使能和禁止譯碼器宏接口，默認(rèn)為允許使用該接口。 【Priority Encoder Extraction】：優(yōu)先級(jí)譯碼器擴(kuò)展。該參數(shù)用于指定是否使用帶有優(yōu)先級(jí)的編碼器宏單元。 【Shift Register Extraction】：移位寄存器擴(kuò)展。該參數(shù)僅對(duì)FPGA有效，用于指定是否使用移位寄存器宏單元。默認(rèn)為使能。 【Logical Shifter Extraction】：邏輯移位寄存器擴(kuò)展。該參數(shù)僅對(duì)FPGA有效，用于指定是否使用邏輯移位寄存器宏單元。默認(rèn)為使能。 【XOR Collapsing】：異或邏輯合并方式。該參數(shù)僅對(duì)FPGA有效，用于指定是否將級(jí)聯(lián)的異或邏輯單元合并成一個(gè)大的異或宏邏輯結(jié)構(gòu)。默認(rèn)為使能。 【Resource Sharing】：資源共享。該參數(shù)用于指定在XST綜合時(shí)，是否允許復(fù)用一些運(yùn)算處理模塊，如加法器、減法器、加/減法器和乘法器。默認(rèn)為使能。如果綜合工具的選擇是以速度為優(yōu)先原則的，那么就不考慮資源共享。 【Multiplier Style】：乘法器實(shí)現(xiàn)類型。該參數(shù)僅對(duì)FPGA有效，用于指定宏生成器使用乘法器宏單元的方式。選項(xiàng)有【Auto】、Block】、【LUT】和【Pipe_LUT】。默認(rèn)為【Auto】。選擇的乘法器實(shí)現(xiàn)類型和所選擇的器件有關(guān)。 Xilinx特殊選項(xiàng) Xilinx特殊選項(xiàng)用于將用戶邏輯適配到Xilinx芯片的特殊結(jié)構(gòu)中，不僅能節(jié)省資源，還能提高設(shè)計(jì)的工作頻率，其配置界面如圖429所示，包括10個(gè)配置選項(xiàng)，具體如下所列。圖429 Xilinx指定的選項(xiàng)【Add I/O Buffers】：插入I/O緩沖器。該參數(shù)用于控制對(duì)所綜合的模塊是否自動(dòng)插入I/O緩沖器。默認(rèn)為自動(dòng)插入。 【Max Fanout】：最大扇出數(shù)。該參數(shù)用于指定信號(hào)和網(wǎng)線的最大扇出數(shù)。這里扇出數(shù)的選擇與設(shè)計(jì)的性能有直接的關(guān)系，需要用戶合理選擇。 【Register Duplication】：寄存器復(fù)制。該參數(shù)用于控制是否允許寄存器的復(fù)制。對(duì)于高扇出和時(shí)序不能滿足要求的寄存器進(jìn)行復(fù)制，可以減少緩沖器輸出的數(shù)目以及邏輯級(jí)數(shù)，改變時(shí)序的某些特性，提高設(shè)計(jì)的工作頻率。默認(rèn)為允許寄存器復(fù)制。 【Equivalent Register Removal】：等效寄存器刪除。該參數(shù)用于指定是否把寄存器傳輸級(jí)功能等效的寄存器刪除，這樣可以減少寄存器資源的使用。如果某個(gè)寄存器是用Xilinx的硬件原語(yǔ)指定的，那么就不會(huì)被刪除。默認(rèn)為使能。 【Register Balancing】：寄存器配平。該參數(shù)僅對(duì)FPGA有效，用于指定是否允許平衡寄存器?？蛇x項(xiàng)有【No】、【Yes】、 【Forward】和【Backward】。采用寄存器配平技術(shù)，可以改善某些設(shè)計(jì)的時(shí)序條件。其中，【Forward】為前移寄存器配平，【Backward】為后移寄存器配平。采用寄存器配平后，所用到的寄存器數(shù)就會(huì)相應(yīng)地增減。默認(rèn)為寄存器不配平。 【Move First FlipFlop Stage】：移動(dòng)前級(jí)寄存器。該參數(shù)僅對(duì)FPGA有效，用于控制在進(jìn)行寄存器配平時(shí)，是否允許移動(dòng)前級(jí)寄存器。如果【Register Balancing】的設(shè)置為【No】，那么該參數(shù)的設(shè)置無(wú)效。 【Move Last FlipFlop Stage】：移動(dòng)后級(jí)寄存器。該參數(shù)僅對(duì)FPGA有效，用于控制在進(jìn)行寄存器配平時(shí)，是否允許移動(dòng)后級(jí)寄存器。如果【Register Balancing】的設(shè)置為【No】，那么該參數(shù)的設(shè)置無(wú)效。 【Pack I/O Registers into IOBs】：I/O寄存器置于輸入輸出塊。該參數(shù)僅對(duì)FPGA有效，用于控制是否將邏輯設(shè)計(jì)中的寄存器用IOB內(nèi)部寄存器實(shí)現(xiàn)。在Xilinx系列FPGA的IOB中分別有輸入和輸出寄存器。如果將設(shè)計(jì)中的第一級(jí)寄存器或最后一級(jí)寄存器用IOB內(nèi)部寄存器實(shí)現(xiàn)，那么就可以縮短IO引腳到寄存器之間的路徑，這通?？梢钥s短大約1~2ns的傳輸時(shí)延。默認(rèn)為【Auto】。 【Slice Packing】：優(yōu)化Slice結(jié)構(gòu)。該參數(shù)僅對(duì)FPGA有效，用于控制是否將關(guān)鍵路徑的查找表邏輯盡量配置在同一個(gè)Slice或者CLB模塊中，由此來(lái)縮短LUT之間的布線。這一功能對(duì)于提高設(shè)計(jì)的工作頻率、改善時(shí)序特性是非常有用的。 默認(rèn)為允許優(yōu)化Slice結(jié)構(gòu)。 【Optimize Instantiated Primitives】：優(yōu)化已例化的原語(yǔ)。該參數(shù)控制是否需要優(yōu)化在HDL代碼中已例化的原語(yǔ)。默認(rèn)為不優(yōu)化。 基于ISE的仿真 在代碼編寫完畢后，需要借助于測(cè)試平臺(tái)來(lái)驗(yàn)證所設(shè)計(jì)的模塊是否滿足要求。ISE提供了兩種測(cè)試平臺(tái)的建立方法，一種是使用HDL Bencher的圖形化波形編輯功能編寫，另一種就是利用HDL語(yǔ)言。由于后者使用簡(jiǎn)單、功能強(qiáng)大，所以本節(jié)主要介紹基于Verolog語(yǔ)言的測(cè)試平臺(tái)建立方法。 1．測(cè)試波形法 在ISE中創(chuàng)建testbench波形，可通過(guò)HDL Bencher修改，再將其和仿真器連接起來(lái)，再驗(yàn)證設(shè)計(jì)功能是否正確。首先在工程管理區(qū)將Sources for設(shè)置為Behavioral Simulation，然后在任意位置單擊鼠標(biāo)右鍵，在彈出的菜單中選擇“New Source”命令，然后選中“Test Bench WaveForm”類型，輸入文件名為“test_bench”，點(diǎn)擊Next進(jìn)入下一頁(yè)。這時(shí)，工程中所有Verilog Module的名稱都會(huì)顯示出來(lái)，設(shè)計(jì)人員需要選擇要進(jìn)行測(cè)試的模塊。由于本工程只有一個(gè)模塊，所以只列出了test，如圖430所示。圖430 選擇待測(cè)模塊對(duì)話框用鼠標(biāo)選中test，點(diǎn)擊“Next”后進(jìn)入下一頁(yè)，直接點(diǎn)擊“Finish”按鍵。此時(shí)HDL Bencher程序自動(dòng)啟動(dòng)，等待用戶輸入所需的時(shí)序要求，如圖431所示。 圖431 時(shí)序初始化窗口時(shí)鐘高電平時(shí)間和時(shí)鐘低電平時(shí)間一起定義了設(shè)計(jì)操作必須達(dá)到的時(shí)鐘周期，輸入建立時(shí)間定義了輸入在什么時(shí)候必須有效，輸出有效延時(shí)定義了有效時(shí)鐘延時(shí)到達(dá)后多久必須輸出有效數(shù)據(jù)。默認(rèn)的初始化時(shí)間設(shè)置如下：時(shí)鐘高電平時(shí)間（Clock High Time）：100ns 時(shí)鐘低電平時(shí)間（Clock Low Time）：100ns 輸入建立時(shí)間（Input Setup）：15ns 輸出有效時(shí)間（Output Valid）：15ns 偏移時(shí)間（Offset）：100ns 單擊“OK”按鈕，接受默認(rèn)的時(shí)間設(shè)定。測(cè)試矢量波形顯示如圖432所示。圖432 測(cè)試矢量波形接下來(lái)，初始化輸入（注：灰色的部分不允許用戶修改），修改的方法為：選中信號(hào)，在其波形上單擊，從該點(diǎn)擊所在周期開始，在往后所有的時(shí)間單元內(nèi)該信號(hào)電平反相。點(diǎn)擊din信號(hào)前面的“+”號(hào)，在din[7]的第2個(gè)時(shí)鐘周期內(nèi)單擊，使其變高；在din[6]的第3個(gè)時(shí)鐘周期內(nèi)單擊，使其變高；同樣的方法修改din[5]~din[0]信號(hào)，使其如圖433所示。圖433 初始化輸入然后將testbench文件存盤，則ISE會(huì)自動(dòng)將其加入到仿真的分層結(jié)構(gòu)中，如圖434所示。圖434 測(cè)試文件列表，然后雙擊過(guò)程管理區(qū)的“Simulate Behavioral Model”，即可完成功能仿真。同樣，可在“Simulate Behavioral Model”選項(xiàng)上單擊右鍵，設(shè)置仿真時(shí)間等。例43的仿真結(jié)果如圖435所示。從中，可以看出，dout信號(hào)等于din信號(hào)加1，功能正確。圖435 功能仿真結(jié)果2．測(cè)試代碼法 下面介紹基于Verilog語(yǔ)言建立測(cè)試平臺(tái)的方法。首先在工程管理區(qū)將“Sources for”設(shè)置為Behavioral Simulation，在任意位置單擊鼠標(biāo)右鍵，并在彈出的菜單中選擇“New Source”命令，然后選中“Verilog Test Fixture”類型，輸入文件名為“test_test”，再點(diǎn)擊“Next”進(jìn)入下一頁(yè)。這時(shí)，工程中所有Verilog Module的名稱都會(huì)顯示出來(lái)，設(shè)計(jì)人員需要選擇要進(jìn)行測(cè)試的模塊。 用鼠標(biāo)選中test，點(diǎn)擊“Next”后進(jìn)入下一頁(yè)，直接點(diǎn)擊“Finish”按鍵，ISE會(huì)在源代碼編輯區(qū)自動(dòng)顯示測(cè)試模塊的代碼： `timescale 1ns / 1ps module test_test_v。 // Inputs reg clk。 reg [7:0] din。 // Outputs wire [7:0] dout。 // Instantiate the Unit Under Test (UUT) test uut ( .clk(clk),.din(din), .dout(dout) )。 initial begin // Initialize Inputs clk = 0。 din = 0。 // Wait 100 ns for global reset to finish 100。 // Add stimulus here endendmodule由此可見，ISE自動(dòng)生成了測(cè)試平臺(tái)的完整架構(gòu)，包括所需信號(hào)、端口聲明以及模塊調(diào)用的完成。所需的工作就是在initial…end模塊中的“// Add stimulus here”后面添加測(cè)試向量生成代碼。添加的測(cè)試代碼如下： forever begin5。 clk = !clk。 if(clk == 1) din = din + 1。 else din = din。end完成測(cè)試平臺(tái)后。在工程管理區(qū)將“Sources for”選項(xiàng)設(shè)置為Behavioral Simulation，這時(shí)在過(guò)程管理區(qū)會(huì)顯示與仿真有關(guān)的進(jìn)程，如圖436所示。圖436 選擇待測(cè)模塊對(duì)話框選中圖436中Xilinx ISE Simulator下的Simulate Behavioral Model項(xiàng)，點(diǎn)擊鼠標(biāo)右鍵，選擇彈出菜單的Properties項(xiàng)，會(huì)彈出如圖437所示的屬性設(shè)置對(duì)話框，最后一行的Simulation Run Time就是仿真時(shí)間的設(shè)置，可將其修改為任意時(shí)長(zhǎng)，本例采用默認(rèn)值。圖437 仿真過(guò)程示意圖仿真參數(shù)設(shè)置完后，就可以進(jìn)行仿真了，直接雙擊ISE Simulator軟件中的Simulate Behavioral Model，則ISE會(huì)自動(dòng)啟動(dòng)ISE Simulator軟件，并得到如圖438所示的仿真結(jié)果，從中可以看到設(shè)計(jì)達(dá)到了預(yù)計(jì)目標(biāo)。圖438 test模塊的仿真結(jié)果 基于ISE的實(shí)現(xiàn) 所謂實(shí)現(xiàn)（Implement）是將綜合輸出的邏輯網(wǎng)表翻譯成所選器件的底層模塊與硬件原語(yǔ)，將設(shè)計(jì)映射到器件結(jié)構(gòu)上，進(jìn)行布局布線，達(dá)到在選定器件上實(shí)現(xiàn)設(shè)計(jì)的目的。實(shí)現(xiàn)主要分為3個(gè)步驟：翻譯（Translate）邏輯網(wǎng)表，映射（Map）到器件單元與布局布線（Place amp。 Route）。翻譯的主要作用是將綜合輸出的邏輯網(wǎng)表翻譯為Xilinx特定器件的底層結(jié)構(gòu)和硬件原語(yǔ)（具體的原語(yǔ)詳見第3章中的原語(yǔ)介紹）。映射的主要作用是將設(shè)計(jì)映射到具體型號(hào)的器件上（LUT、FF、Carry等）。布局布線步驟調(diào)用Xilinx布局布線器，根據(jù)用戶約束和物理約束，對(duì)設(shè)計(jì)模塊進(jìn)行實(shí)際的布局，并根據(jù)設(shè)計(jì)連接，對(duì)布局后的模塊進(jìn)行布線，產(chǎn)生FPGA/CPLD配置文件。1．翻譯過(guò)程在翻譯過(guò)程中，設(shè)計(jì)文件和約束文件將被合并生成NGD（原始類型數(shù)據(jù)庫(kù)）輸出文件和BLD文件，其中NGD文件包含了當(dāng)前設(shè)計(jì)的全部邏輯描述，BLD文件是轉(zhuǎn)換的運(yùn)行和結(jié)果報(bào)告。實(shí)現(xiàn)工具可以導(dǎo)入EDN、EDF、EDIF、SEDIF格式的設(shè)計(jì)文件，以及UCF（用戶約束文件）、NCF（網(wǎng)表約束文件）、NMC（物理宏庫(kù)文件）、NGC（含有約束信息的網(wǎng)表）格式的約束文件。翻譯項(xiàng)目包括3個(gè)命令：【Translation Report】用以顯示翻譯步驟的報(bào)告；【Floorplan Design】用以啟動(dòng)Xilinx布局規(guī)劃器（Floorplanner）進(jìn)行手動(dòng)布局，提高布局器效率；【Generate PostTranslate Simulation Model】用以產(chǎn)生翻譯步驟后仿真模型，由于該仿真模型不包含實(shí)際布線時(shí)延，所以有時(shí)省略此仿真步驟。 2．映射過(guò)程在映射過(guò)程中，由轉(zhuǎn)換流程生成的NGD文件將被映射為目標(biāo)器件的特定物理邏輯單元，并保存在NCD（展開的物理設(shè)計(jì)數(shù)據(jù)庫(kù)）文件中。映射的輸入文件包括NGD、NMC、NC