【正文】 e Capabilities 2 Register ：顯示Device Capabilities 2 Register寄存器的值，不可編輯（4） BRAM Configuration Opitions Buffering Optimized for Bus Mastering Applications ：此選項引起設(shè)備對Bus Mastering 應(yīng)用進行優(yōu)化。Finite Completions ：如果選擇該選項，則設(shè)備需要發(fā)布給鏈路合作伙伴接收緩存中完成信用的數(shù)量。Performance Level：選擇性能級別，決定了接收緩存和發(fā)送緩存的大小。(1) link Capabilities Registersupported link speeds :指示給定PCIE鏈路的鏈路速度maximum link width :此值設(shè)置為在第一個GUI屏幕中指定的初始通道寬度，不可修改ASPM optionality ：DLL link Active Reporting Capability ： 指示可選的data link control and anagement state machine 的激活狀態(tài)link capabilities register ：顯示傳送到核的寄存器值（2）link control registerHardware Autonomous Speed Disable ：若選擇該選項，則硬件除非因為鏈路協(xié)商時改變鏈路速率，否則將無法改變鏈路速率。Read Completion Boundary ：對Root Port 給出度完成邊界。Target Link Speed ：用于設(shè)置鏈路速率的上限。pliance Deemphasis ：當鏈路速率為5Gb/s時，可以用于設(shè)置上游組件的去加重水平，不可編輯。（4） link status registerEnable Slot Clock Configuartion ：指示Endpoint 使用了平臺提供的物理參考時鐘，如果使用獨立參考時鐘，則改為必須清0。（1） Legacy interrupt settings Enable INTx :使能PCIE產(chǎn)生INTx中斷。interrupt PIN：指示Legacy interrupt消息映射。（2） MSI capabilities Enable MSI Capability Structure ：指示存在MSI功能結(jié)構(gòu)64 bit Address Capable ：指示64bit消息地址Multiple Message Capable ：選擇Rootplex所需的MSI向量數(shù)據(jù)Per Vector Masking Capable ：指示每個向量均支持MSI（3） MSIx Capabilities Enable MSIx Capability Structure ：指示存在MSIx功能結(jié)構(gòu)。MSIx Table Settings Bit Array Settings ：定義MSIx PBA結(jié)構(gòu)。電源管理寄存器，電源消耗和電源消耗設(shè)定。（1） Power Management RegistersDevice Specific Initialization ：此位指示在通用類期間驅(qū)動器使用此功能之前是否需要對此功能進行特定初始化。此選項選擇后指示該功能在過度到未初始化的D0狀態(tài)之后需要針對期間的初始化序列。D1 Support ：選擇該項表示支持D1 電源管理狀態(tài)D2 Support ：選擇該項表示支持D2 電源管理狀態(tài)PME Support ：表示該功能可使cfg_pm_wake置高位。No Soft Reset ：此選項禁用（2） Power Consumption K7系列報告值為0W（3） Power Dissipation K7系列報告為0WPCIE擴展能力設(shè)置，包括Device Serial Number Capability、Virtual Channel Capability、Vendor Specific Capability，以及可選的用戶定義配置能力。（1） Device Serial Number Capality一個可選的PCIE 擴展功能包括一個唯一的設(shè)備序列號，當選擇該功能時，設(shè)備序列號確認信號必須出現(xiàn)在設(shè)備序列號的輸入端口。為使能Virtual Channel Capability和Vendor Specific Capability，該功能必須被啟用。（2） Virtual Channel Capability （要用）Enable VC Capability ：該可選功能允許用戶應(yīng)用工作在TCn/VC0模式。Reject Snoop Transactions （Root Port Configuration Only）：選擇該功能時，事務(wù)的No Snoop屬性被應(yīng)用。（3） Vendor Specific Capability可選的PCIE Extended Capabilities寄存器。選該功能時，使能Xilinx Specific Loopback控制。（4） User Defined Configuration Capabilities該項僅用于Endpoint配置。PCI configuration space enable ：允許用戶增加或使用PCE Legacy Capability 寄存器。PCI configuration space pointer ：用于設(shè)置用戶定義的PCIpatible configuration space的起始地址，可用的雙字地址范圍為2Ah~3Fh。PCIE extended configuration space enable ：允許用戶使用增加或?qū)崿F(xiàn)PCIE extended capability寄存器PCIE extended configuration space pointer ：用于設(shè)置用戶應(yīng)用使用PCIE extended configuration space 的起始地址（雙字對齊）。 PCIE核的高級設(shè)置高級設(shè)置包括事務(wù)層、鏈路層、物理層、DRP Ports，以及參考時鐘選項的設(shè)置。（1） 事務(wù)層高級設(shè)置Trim TLP Digest ECRC：令核在將入站數(shù)據(jù)包提交給用戶之前提出其中的所有TLP摘要。Enable Message Routing ：如果消息TLPs也出現(xiàn)在AXI4stream接口處，則進行控制，包括以下內(nèi)容： Endpoint 相關(guān)：包括Unlock 和PME_Turn_off消息 Root Port相關(guān)： Error消息,包括Error Correctable，Error NonFatal，Error Fatal。 Assert/Deassert INT消息，包括INTA，INTB,INTC,INTD。 Power Management消息，包括PM_PME,PME_TO_ACK。Pipeline Registers for Transaction Block RAM Buffers ：為事務(wù)緩存選擇流水線寄存器。（2） 鏈路層高級設(shè)置Override ACK/NAK Latency Timer ：選擇該復(fù)選框時，用戶會取代設(shè)備中ACK/NAK等待時間定時器的值。這個設(shè)置可以用于執(zhí)行高級debug操作。Override Function ：覆蓋ACK Latency Timer 值使能。override value ：ACK Latency Timer覆蓋值。override Replay TimerOverride Function ：覆蓋Replay Timer 值使能。override value : Replay Timer覆蓋值。（3）物理層高級設(shè)置 Enable lane Reversal ：鏈路翻轉(zhuǎn)使能。 Force NO Scrambling ：用于錯誤診斷，正常工作不要使能 Upconfigure Capable：鏈路初始化時，具有可配置的能力。 Disable TX ASPM L0s：防止設(shè)備進入L0s狀態(tài)。 link number ：指定設(shè)備發(fā)布的鏈路編號。 PIO （programmed input/output）程控輸入/輸出。5. PCIE 設(shè)計整個系統(tǒng)包括兩大部分：Endpoint PCIE core 和PIO 模塊。用戶設(shè)計的工作基本就是判斷RX接收到的TLP類型，并且通知TX是否需要發(fā)送TLP。其中PIO模塊中包括：發(fā)送模塊EP_TX、接收模塊EP_RX、存儲模塊EP_MEM和電源管理關(guān)閉控制器模塊PIO_TO_CTRL。發(fā)送模塊：該模塊的主要功能是生成相應(yīng)的TLP，主要分為：１）生成寫TLP，生成數(shù)據(jù)，將數(shù)據(jù)放到寫TLP的數(shù)據(jù)負載里面，封裝成符合PCIE總線規(guī)范的存儲器寫請求TLP；２）生成讀TLP，將讀操作相關(guān)的參數(shù)添加到TLP中，發(fā)送給主機；３）生成CPLD，當驅(qū)動程序需要對PCIE的寄存器進行讀操作時，該模塊會生成相應(yīng)的CPLD TLP，將寄存器里的參數(shù)值返回給主機。接收模塊：該模塊的主要功能是對接收到的TLP進行解析，主要分為：１）解析驅(qū)動程序?qū)CIE的寄存器操作指令，包括對寄存器的讀寫操作，然后將與讀寫操作的相關(guān)參數(shù)保存下來，如果是讀操作的情況，會有控制信號通知發(fā)送引擎模塊發(fā)送該讀操作的CPLD TLP；２）解析CPLD TLP中的有效數(shù)據(jù)，然后將解析出來的數(shù)據(jù)緩存在對應(yīng)BAR（雙端口RAM）中。 圖41 example_design系統(tǒng)模塊圖 子模塊設(shè)計 PIO（可編程輸入/輸出）模塊信號連接 圖42 PIO信號連接圖 上圖展示了PIO模塊與PIO_TO_CTRL模塊信號連接。其中req_pl信號為請求完成信號。告訴PIO_TX_REGINE模塊發(fā)送數(shù)據(jù)給PCIE核。PIO_RX_ENGINE模塊在接收到一個TLP事務(wù)時，判斷事務(wù)類型，當事務(wù)類型為存儲器讀類型時，在成功接收此事務(wù)包頭的第二個時鐘周期拉高req_pl信號一個時鐘周期，當此信號拉高時，說明接收到的存儲器讀請求需要數(shù)據(jù)，需要反饋數(shù)據(jù)給對方。當req_pl拉高一個時鐘后就會拉低。此時PIO_TX_ENGINE收到req_pl_i信號同時為高，則按len的長度發(fā)送響應(yīng)的數(shù)據(jù)（包括包頭）當數(shù)據(jù)發(fā)送成功后，反饋pl_done信號，在PIO_RX_ENGINE模塊收到pl_done有效后，接收此事務(wù)的剩余信息（Tag、last_DW BE、1st_DW BE）。 接收機模塊PIO_RX_ENGINE模塊功能l 接收TLP事務(wù)，并判斷事務(wù)類型，決定是否需要響應(yīng)帶數(shù)據(jù)的TLP事務(wù)l 如果接收到寫事務(wù)，則通知存儲器控制模塊將收到的數(shù)據(jù)寫入存儲器l 如果接收到讀事務(wù)，則通知發(fā)射機根據(jù)收到的事務(wù)信息，反饋響應(yīng)的數(shù)據(jù)模塊內(nèi)部信號如下表：信號位寬方向描述m_axis_rx_tlast1I接收幀結(jié)尾：包結(jié)尾信號。在tvalid斷言時才有效。m_axis_rx_tdata64I接收的數(shù)據(jù)m_axis_rx_tkeep8I接收數(shù)據(jù)選通決定接收數(shù)據(jù)的有效字節(jié)。m_axis_rx_tlast信號沒有斷言時，只有0xFF為有效值m_axis_rx_tlast信號斷言時，有效值為0x0F額0xFFm_axis_rx_tvalid1I接收數(shù)據(jù)有效。m_axis_rx_tready1O接收端準備好接收數(shù)據(jù)。m_axis_rx_tuser[9:2]rx_bar_hit[7:0]I接收bar：表明當前接收事務(wù)的目標bar，從包的開頭到m_axis_rx_tlast都保持斷言。? (rx_bar_hit[0])m_axis_rx_tuser[2]: BAR0? (rx_bar_hit[1])m_axis_rx_tuser[3]: BAR1? (rx_bar_hit[2])m_axis_rx_tuser[4]: BAR2? (rx_bar_hit[3])m_axis_rx_tuser[5]: BAR3? (rx_bar_hit[4])m_axis_rx_tuser[6]: BAR4? (rx_bar_hit[5])m_axis_rx_tuser[7]: BAR5? (rx_bar_hit[6])m_axis_rx_tuser[8]: Expansion ROM Address? m_axis_rx_tuser[8:4] 不適用于 Root端口配置? m_axis_rx_tuser[9] is reserved for future use.m_axis_rx_tuser[1]I接收有錯誤m_ax