【正文】 波形 電子時鐘計數(shù)器電路設(shè)計電子時鐘是由兩個60進(jìn)制計數(shù)器和一個二十四進(jìn)制計數(shù)器組成的，其中二十四進(jìn)制計數(shù)器用于時計數(shù)器，60進(jìn)制計數(shù)器用于秒和分計數(shù)器。 秒和分計數(shù)器設(shè)計秒和分計數(shù)器是由六十進(jìn)制計數(shù)器組成的，而六十進(jìn)制計數(shù)器是由一個十進(jìn)制計數(shù)器和一個六進(jìn)制計數(shù)器組成的[12] 。（1）系統(tǒng)中采用的十進(jìn)制計數(shù)器采用74161來設(shè)計，其中CLK為外部時鐘脈沖輸入端，Q0～Q3為計數(shù)器計數(shù)值輸出端，CNT為進(jìn)位輸出端，ENT為十進(jìn)制計數(shù)器使能端，CLRN為十進(jìn)制計數(shù)器清零端。 十進(jìn)制計數(shù)器原理圖 十進(jìn)制計數(shù)器仿真圖（2）六進(jìn)制計數(shù)器設(shè)計系統(tǒng)中采用的六進(jìn)制計數(shù)器采用74161來設(shè)計，其中CLK1為外部時鐘脈沖輸入端，0～3為計數(shù)器計數(shù)值輸出端，CNT1為進(jìn)位輸出端，ENT1為十進(jìn)制計數(shù)器使能端，CLRN1為十進(jìn)制計數(shù)器清零端。 六進(jìn)制計數(shù)器原理圖 六進(jìn)制計數(shù)器仿真圖時序圖（3）六十進(jìn)制計數(shù)器設(shè)計系統(tǒng)中采用的十進(jìn)制計數(shù)器與六進(jìn)制計數(shù)器級聯(lián)構(gòu)成六十進(jìn)制計數(shù)器，其中CLK2為外部時鐘脈沖輸入端，Q0～Q7為計數(shù)器計數(shù)值輸出端，CNT2為進(jìn)位輸出端，ENT2為十進(jìn)制計數(shù)器使能端，CLRN2為十進(jìn)制計數(shù)器清零端，其中CNTCNT6是十進(jìn)制計數(shù)器和六進(jìn)制計數(shù)器所生成的封裝庫。 六十進(jìn)制計數(shù)器原理圖 小時計數(shù)器設(shè)計電子時鐘電路的小時計數(shù)器是由二十四進(jìn)制計數(shù)器組成的，系統(tǒng)需要將二十四進(jìn)制計數(shù)器的計數(shù)值分解為兩位的BCD碼，然后再送到數(shù)碼管上顯示[13] 。（1）二十四進(jìn)制計數(shù)器。二十四進(jìn)制計數(shù)器的VHDL語言描述見附錄程序6 二十四進(jìn)制計數(shù)器仿真波形： 二十四進(jìn)制計數(shù)器圖標(biāo)（2）二十四進(jìn)制計數(shù)器計數(shù)值分解電路時計數(shù)器分為時個位和時十位，所以需要將二十四進(jìn)制計數(shù)器的計數(shù)值分為BCD碼十位和BCD碼個位。其VHDL語言描述見附錄程序7 二十四進(jìn)制計數(shù)器的計數(shù)值分解為十位和個位仿真圖 二十四進(jìn)制計數(shù)器的計數(shù)值分解為十位和個位生成的圖標(biāo)（3）時計數(shù)器總體電路，其中CNT10為十進(jìn)制計數(shù)器，CNT6為六進(jìn)制計數(shù)器；CNT23為二十四進(jìn)制計數(shù)器；ZHHUAN為將二十四進(jìn)制計數(shù)器的計數(shù)值分解為十位數(shù)據(jù)和個位數(shù)據(jù)的轉(zhuǎn)換電路；CLK2為輸入的秒信號；ENT2為使能信號，高電平有效。 時鐘系統(tǒng)總體鍵盤的硬件結(jié)構(gòu)為獨立式鍵盤，直接連到EPF10K10LC844芯片的引腳上，其特點是便于編程操作[14] 。（1）開始/停止鍵KEY的設(shè)計我們將此鍵經(jīng)去抖后連接一T觸發(fā)器,使其輸出為電平方式,即按鍵盤一次，電平進(jìn)行一次翻轉(zhuǎn)。輸出Q0端接74161芯片的ENT端，從而達(dá)到了控制秒表的啟動停止。 KEY的MAX+plusII原理圖（2） 清零鍵KEY1的設(shè)計為了使鍵盤達(dá)到按下清零，松開恢復(fù)的功能，KEY1鍵我們應(yīng)用脈沖輸出方式，即按鍵盤一次，輸出一個脈沖信號。輸出端Q0連接74161芯片的CLRN端。這樣在按下鍵盤時輸出為低電平使能CLRN，松開后為高電平，禁止了該引腳。 KEY1鍵的MAX+plusII原理圖 結(jié) 論以上對電子鐘從硬件設(shè)計方案的選擇到用硬件描述語言的設(shè)計，都進(jìn)行了詳細(xì)的介紹。現(xiàn)在對本次設(shè)計工作進(jìn)行一次總結(jié)。在剛獲課題時，根據(jù)題目內(nèi)容我首先閱讀了大量的相關(guān)書籍和資料，這使我在腦海中產(chǎn)生出設(shè)計的雛形，接下來就這個構(gòu)想將整個設(shè)計分為VHDL硬件描述語言的裝置器件FPGA/CPLD的介紹、VHDL語言對電子鐘的設(shè)計（七段顯示器的顯示設(shè)計、時間計數(shù)跟時間顯示、彈跳現(xiàn)象的消除及時間設(shè)定和顯示）部分。分別對每一部分翻閱了相關(guān)的資料，逐步的選定方案與電路設(shè)計程序。在用VHDL語言編好后，在計算機(jī)上又對程序進(jìn)行了編譯、下載到芯片及仿真，修改了程序中的錯誤，這樣整個系統(tǒng)基本完成，最后對圖紙進(jìn)行了整理，撰寫了這篇論文，至此，全部設(shè)計都進(jìn)行完畢。VHDL語言通俗易懂，并且更有益撐握模塊工作原理，從而能夠更好的理解系統(tǒng)功能。它還具有很強(qiáng)的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大地簡化了設(shè)計任務(wù)，提高了設(shè)計的效率和可靠性。VHDL支持各種模式的設(shè)計方法，具有良好的適應(yīng)性，并且具有良好的電路行為描述和系統(tǒng)描述能力，在語言易讀性和層次化結(jié)構(gòu)化設(shè)計表面表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力本次設(shè)計重點在于對VHDL語言的應(yīng)用，以電子鐘作為一個具體的模型進(jìn)行設(shè)計。在整個設(shè)計的過程中雖然力求合理規(guī)范，也存在著一些缺憾，比如，在對電子鐘的設(shè)計中，有些功能模塊的設(shè)計不是最簡便的方式，同時肯定還有欠考慮的地方。總之，在系統(tǒng)的軟硬件設(shè)計上由于能力所限，不一定是最佳選擇；一些設(shè)計方案可能存在不足，這些有待進(jìn)一步檢驗。在這次的論文設(shè)計中，我感覺自己得到了一個難得的鍛煉機(jī)會，設(shè)計中能將自己所學(xué)的理論知識同實踐相結(jié)合起來，獨立的進(jìn)行分析、設(shè)計；而且培養(yǎng)出來一套有計劃，有步驟進(jìn)行設(shè)計的習(xí)慣，將對今后的工作學(xué)習(xí)有非常大的幫助，在設(shè)計中查閱了大量的資料，豐富了自己的知識，擴(kuò)展了視野；加強(qiáng)了對計算機(jī)的應(yīng)用能力。通過此次設(shè)計，進(jìn)一步掌握了有關(guān)數(shù)字鐘的工作原理及相關(guān)設(shè)計知識。特別是對其各工作模塊的功能有了更深一步的了解。在設(shè)計過程中，對VHDL語言的運用能力也得到了提高。同時，還深刻體會到了VHDL在功能設(shè)計中所具有的優(yōu)越性?？傊?，這次設(shè)計工作，對自己三年來的學(xué)習(xí)生活做了一個總結(jié)，為即將結(jié)束的大學(xué)生活有個全新的理念。參考文獻(xiàn)[1] 林明權(quán). VHDL 數(shù)字控制系統(tǒng)設(shè)計范例[M]. 北京: [2] 盧毅,賴杰. VHDL與數(shù)字設(shè)計[M]. 北京:科技出版社出版 .2001[3] 潘松,黃繼業(yè). EDA技術(shù)實用教程[M]. 北京: [4] 徐偉業(yè),江冰,虞湘賓. CPLD/FPGA的發(fā)展與應(yīng)用之比較[J]. [5] 武玉華,裴榮琪,李莉,[J], [6] 楊暉,張風(fēng)言. 大規(guī)?？删幊踢壿嬈骷c數(shù)字系統(tǒng)設(shè)計[M]. 北京:航空航天大 [7] 褚振勇,翁木云. FPGA 設(shè)計及應(yīng)用[M]. 西安: [8] 朱明程. 可編程邏輯系統(tǒng)的VHDL設(shè)計技術(shù)[M]. 南京: [9] 羅映祥. 基于Multisim 9的數(shù)字電子鐘設(shè)計與仿真[J]. [10] 候伯享,顧新. VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計[M]. 西安:[11] Altera Corporation. Altera Digital Library[J]. Alter 2006 [12] Xilinx Inc. Data Book 2001[J]. Xilinx,2001 [13] VHDL Language Reference Guide[J], Aldec NV USA,1999[14] VHDL Reference Guide,Xilinx Jose USA[J],2006謝 辭離校日期已日趨臨近，三年的大學(xué)生活，隨著本次論文的完成，將要劃上一個完美的句號。從開始進(jìn)入課題到論文的順利完成，一直都離不開老師、同學(xué)、朋友給我熱情的幫助，在這里請接受我誠摯的謝意!本次論文是在我的指導(dǎo)老師王樹斌老師的親切關(guān)懷與細(xì)心指導(dǎo)下完成的。從課題的選擇到論文的最終完成，王老師始終都給予了細(xì)心的指導(dǎo)和不懈的支持。希望借此機(jī)會向王老師表示最衷心的感謝！ 此外，本文最終得以順利完成，也是與物理系其他老師的幫助分不開的，雖然他們沒有直接參與我的論文指導(dǎo)，但在開題時也給我提供了不少的意見，提出了一系列可行性的建議，開放實驗室為我們提供方便，在此向他們表示深深的感謝！還要向在這四年中給予我諸多教誨和幫助的各位老師表示由衷的謝意，感謝他們的辛勤栽培。不積跬步何以至千里，不積小流無以成江河。各位任課老師認(rèn)真負(fù)責(zé)，在他們的悉心幫助和支持下，我能夠很好的掌握和運用專業(yè)知識，并在設(shè)計中得以體現(xiàn)，從而順利完成畢業(yè)論文。最后，感謝在整個畢業(yè)設(shè)計期間和我密切合作在各個方面給予過我?guī)椭呐笥褌儭Ｕ且驗橛辛怂麄兊膸椭?，才讓我不僅學(xué)到了本次課題所涉及的新知識，更讓我學(xué)到了更多書本上沒有的東西。附錄程序1：LIBRARY IEEE。USE IEEE. 。USE 。ENTITY CNT10 ISPORT(CLK,RST,EN:IN STD_LOGIC。CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。COUT:OUT STD_LOGIC)。END CNT10。ARCHITECTURE behav OF CNT10 ISBEGINPROCESS(CLK,RST,EN)VARIABLE CQI:STD_LOGIC_VECTOR(3 DOWNTO 0)。BEGINIF RST= 39。139。 THEN CQI:= (OTHERS =39。039。)。 ELSIF CLK39。EVENT AND CLK=39。139。 THEN IF EN = 39。139。 THEN IF CQI 1001 THEN CQI := CQI + 1。 ELSE CQI:= (OTHERS =39。039。)。 END IF。END IF。END IF。IF CQI = 1001 THEN COUT = 39。139。 ELSE COUT = 39。039。END IF。CQ = CQI。 END PROCESS。END behav。 其中，CLK為外部脈沖輸入端；RST為復(fù)位端，高電平有效，EN為使能端，高電平有效；CO為計數(shù)器的計數(shù)值輸出端；COUT為進(jìn)位輸出端。程序2LIBRARY IEEE。USE 。USE 。ENTITY SCAN ISPORT( SCAN:IN STD_LOGIC。 COMCLK: