停車場管理系統(tǒng)的設(shè)計(已改無錯字)
2023-05-08 23:02:48 本頁面
【正文】 。當(dāng)A鍵按下時，計時器開始計時，B鍵按下時，計時器停止計時，clk為計時脈沖，來一個上升沿，計數(shù)器加1，reset為總復(fù)位信號。計時模塊程序：library ieee。use 。use 。entity jishi isport(A,B,reset:in std_logic。 clk_minhz:in std_logic。 data:out std_logic_vector(15 downto 0))。end。architecture one of jishi issignal data1:std_logic_vector(15 downto 0)。signal c:std_logic。beginprocess(clk_minhz,reset,A,B)beginif reset=39。139。 thendata1(15 downto 0)=0000000000000000。elseif(A39。event and A=39。139。)then c=39。139。end if。if B=39。139。 thenc=39。039。end if。if c=39。139。 thenif clk_minhz39。event and clk_minhz=39。139。 thenif data1(3 downto 0)=1001 then data1(3 downto 0)=0000。if data1(7 downto 4)=0101then data1(15 downto 8)=data1(15 downto 8)+1。 data1(7 downto 4)=0000。 else data1(7 downto 4)=data1(7 downto 4)+1。end if。else data1(3 downto 0)=data1(3 downto 0)+1。end if。end if。elsif c=39。039。 thendata(15 downto 0)=data1(15 downto 0)。end if。end if。end process。end。初值為0，當(dāng)費率在099范圍內(nèi)時，費率按鍵每按一次，費率加1。 費率器模塊源程序： library ieee。use 。use 。entity feilvqi is port(reset:in std_logic。 clk_minhz:in std_logic。 feilv:out std_logic_vector(7 downto 0) )。end feilvqi。architecture one of feilvqi issignal feilv1:std_logic_vector(7 downto 0)。signal c:std_logic。beginprocess(reset,clk_minhz)beginif reset=39。139。then feilv1=00000000。elsif clk_minhz39。event and clk_minhz=39。139。thenif feilv1(3 downto 0)=1001then feilv1(3 downto 0)=0000。if feilv1(7 downto 4)=1001thenfeilv1(7 downto 4)=0000。else feilv1(7 downto 4)=feilv1(7 downto 4)+1。end if。else feilv1 (3 downto 0)=feilv1(3 downto 0)+1。end if。end if。feilv=feilv1。end process。end。滾動顯示模塊，當(dāng)C=1時不滾動，但當(dāng)C=0時滾動顯示車牌、停車時間、及停車中費用。y[3..0]輸出到譯碼器，sel為位選信號。 圖9 滾動模塊圖形文件library ieee。use 。use 。use 。entity gundong isport (A,B:in std_logic。 data:in std_logic_vector(15 downto 0)。 chep:in std_logic_vector(11 downto 0)。 feilv:in std_logic_vector(7 downto 0)。 clk_200HZ,clk_1HZ: in std_logic。 sel:out std_logic_vector(7 downto 0)。 y:out std_logic_vector(3 downto 0))。 end。architecture body_chooser of gundong is signal c:std_logic。signal count:std_logic_vector(2 downto 0)。signal t: std_logic_vector(3 downto 0)。beginprocess(clk_200hz)begin process (A,B)beginif (A39。event and A=39。139。) then c=39。139。end if。if b=39。139。 then c=39。039。end if。end process。process(clk_200HZ)beginif(clk_200Hz39。event and clk_200HZ=39。139。)thenif count111 thencount=count+1。 else count=000。end if。end if。end process。process(clk_1HZ)beginif clk_1HZ39。event and clk_1HZ=39。139。 THENIF t1100 then t=t+1。 else t=0000。 end if。end if。end process。process(c,t,count)beginif c=39。139。 thencase count iswhen 000=y=00
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