計(jì)算機(jī)組成原理課程設(shè)計(jì)報(bào)告(1)(已改無錯(cuò)字)
2023-04-23 12:18:16 本頁面
【正文】 = (SizeIt(U244AOE,8) and U244A) or (SizeIt(U244BOE,8) and U244B)。 CI(7 downto 0) = DBX when ((U244AOE or U244BOE)=39。139。) else bz。 DBB = CI(7 downto 0)。CI(7 downto 0) is the BUSCIN = CO(11)。U244BOE = CO(12)。U244AOE = CO(13)。U377EN = CO(14)。U377CLK = not CO(15) or U377EN。U373OE = CO(16)。U373GT = CO(17)。S(2 downto 0) = CO(10 downto 8)。CI(14 downto 8) = CO(14 downto 8)。CI(15) = COUT。end Behavioral。4 總線的VHDL描述 1. 實(shí)驗(yàn)設(shè)計(jì):使用VHDL來完成本實(shí)驗(yàn)時(shí),需注意以下問題:1).透明鎖存7應(yīng)使用組合電路實(shí)現(xiàn)。2).XC2S150的RAM應(yīng)外加三態(tài)門。3).RAM,244,373,374四個(gè)三態(tài)門可用一個(gè)多路開關(guān)加一個(gè)三態(tài)門構(gòu)成。2. 實(shí)驗(yàn)步驟1).輸入并編譯生成BIT文件,下載到XC2S150中。2).從開關(guān)通過244把數(shù)據(jù)(如10010110)輸入到373中。3). 從開關(guān)通過244把數(shù)據(jù)(如10100101)輸入到374中。 4).把373的數(shù)據(jù)傳送到RAM中。 5).把374的數(shù)據(jù)寫到373中。 6).把RAM的數(shù)據(jù)傳送到374中。 7).通過377檢查373和374的內(nèi)容。首先利用開關(guān)S0～S7設(shè)置一個(gè)8位的數(shù)據(jù)，寄存在74LS244A，使開關(guān)S13（U244AOE）為低電平，使寄存在74LS244中的數(shù)據(jù)向總線輸出。第二步，利用S8～S10的組合在R～0R7中選擇一個(gè)寄存器，選擇表如下：S10S9S8R0000R1001R2010R3011R4100R5101R6110R7111第三步，當(dāng)WRE（寫寄存器）脈沖信號從0變1時(shí)，將總線上的數(shù)據(jù)寫入某寄存器。第四步，當(dāng)RDE（讀寄存器）脈沖信號從0變1時(shí)，將某寄存器的值輸出到74LS244B。 Library IEEE。 use 。 use 。 use 。 entity busv1 is Port ( DB:inout std_logic_vector(15 downto 0)。 AB:buffer std_logic_vector(15 downto 0)。 MUX: in std_logic_vector(0 to 2)。 CLKG,CLK,RESET,RUN: in std_logic。 CI: inout std_logic_vector(31 downto 0)。 CO: in std_logic_vector(31 downto 0)。 CWR,CRD,IOW,IOR,CTRL1,CTRL2,CTRL3,CTRL4,MCLK: buffer std_logic。 PRIX,KRIX:in std_logic )。end busv1。architecture busv1_behav of busv1 is signal U377Q:std_logic_vector(7 downto 0)。 signal U374Q:std_logic_vector(7 downto 0)。 signal U373Q,U244B:std_logic_vector(7 downto 0)。 signal TADR:std_logic_vector(8 downto 0)。 signal DBB,DBX,DBY:std_logic_vector(7 downto 0)。 signal U377CLK,U377EN,U374CLK,U374OE,U373GT,U373OE,U244OE: std_logic。 signal TCLK,MWR,MEN,logic0,CLKX,MOE: std_logic。 constant bz: std_logic_vector:=ZZZZZZZZ。 sizeIt replicates a value to an array of specific length. Function sizeIt(a: std_Logic。 len: integer) return std_logic_vector is variable rep: std_logic_vector( len1 downto 0)。 begin for i in rep39。range loop rep(i) := a。 end loop。 return rep。 end sizeIt。ponent RAMB4_S8port (WE,EN,RST,CLK: in std_logic。ADDR: in std_logic_vector(0 to 8)。DI: in std_logic_vector(0 to 7)。DO: out std_logic_vector(0 to 7))。end ponent。ponent IBUFGport (I:in std_logic。O:out std_logic)。end ponent。beginCLKD:IBUFGport map (I = CLKG,O = CLKX)。Define RAM TADR(8) = 39。039。 TADR(7) = 39。039。 TADR(6) = 39。039。 TADR(5 downto 0) = CO(22 downto 17)。 TCLK = CLKX。 logic0 = 39。039。 TRAM1: RAMB4_S8 port map (WE =MWR
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