eda_出租車計(jì)價(jià)器的設(shè)計(jì)(已改無(wú)錯(cuò)字)
2022-10-04 17:23:54 本頁(yè)面
【正文】 啟動(dòng)、等待、停止、復(fù)位等功能，并顯示車費(fèi)數(shù)目等待時(shí)間及行駛路程。出租車計(jì)費(fèi)系統(tǒng)的設(shè)計(jì)中體現(xiàn)了 VHDL 覆蓋面廣，描述能力強(qiáng)，是一個(gè)多層次的硬件描述語(yǔ)言及 CPLD 器件速度快，使用方便，便于修改等特點(diǎn)，本設(shè)計(jì)在實(shí)用方面具有一定的價(jià)值。 在本次設(shè)計(jì)中還存在很多不足，可以改進(jìn)的地方目前有以下幾點(diǎn) : 一、該設(shè)計(jì)雖然實(shí)現(xiàn)了基本的計(jì)費(fèi)和計(jì)程，但是很多問(wèn)題并沒(méi)有解決，如本設(shè)計(jì)只實(shí) 現(xiàn)了 一種車速的計(jì)費(fèi)。若要實(shí)現(xiàn)出租車的不同檔位下的計(jì)程計(jì)費(fèi)，還需要進(jìn)一步討論。 二、該設(shè)計(jì)智能化水平較低，啟動(dòng)、等待、復(fù)位等信號(hào)需要人為輸入，若在實(shí)際中出現(xiàn)操作偏差，會(huì)導(dǎo)致計(jì)費(fèi)不準(zhǔn)確。 通過(guò)此次課程設(shè)計(jì)，我們更進(jìn)一步的深入了解了 VHDL 設(shè)計(jì)語(yǔ)言，并在使用過(guò)程中對(duì)它有了更深的體會(huì)。對(duì)編程過(guò)程中可能遇到的問(wèn)題 有了一定的了解和解決方法，在理論學(xué)習(xí)和編程練習(xí)以及硬件測(cè)試方面都獲得了較大的收獲，對(duì)于今后進(jìn)行程序設(shè)計(jì)有很大的幫助。期間要感謝我的老師的悉心指導(dǎo)以及同學(xué)們的大力幫助。在此次設(shè)計(jì)過(guò)程中確實(shí)遇到了很多困難，但是再大的困難只要有勇氣去征服它，那就不是什么困難了。 此外，通過(guò)本次課程設(shè)計(jì)，我還有了一定的對(duì)學(xué)習(xí)上的體會(huì)，知識(shí)的真實(shí)魅力其實(shí)是在于它因?yàn)閼?yīng)用于實(shí)踐中而產(chǎn)生的實(shí)際的生產(chǎn)價(jià)值，或者說(shuō)是給人們帶來(lái)的巨大的方便，因?yàn)樗杏昧怂晕覀儗W(xué)起來(lái)會(huì)更有動(dòng)力，更能往深里去研究。 《 EDA 技術(shù)》課程設(shè)計(jì)說(shuō)明書(shū) 10 參考文獻(xiàn) [1] Volei A. Pedroni. 《 VHDL 數(shù)字電路設(shè)計(jì)教程 》 .電子工業(yè)出版社 ,2020. [2] 潘松 ,黃繼業(yè) .《 EDA技術(shù)實(shí)用教程》 .科學(xué)出版社 ,. [3] 劉江海 .《 EDA技術(shù)課程設(shè)計(jì)》 .華中科技大學(xué)出版社 ,. [3] 鮑可進(jìn) ,趙念強(qiáng) ,趙不賄等 .《 數(shù)字邏輯電路設(shè)計(jì) 》 .清華大學(xué)出版社 ,2020. [4] 王道憲 ,賀名臣 ,劉偉 .《 VHDL 電路設(shè)計(jì)技術(shù) 》 .國(guó)防工業(yè)出版社 ,2020. [5] 黃仁欣 .《 EDA技術(shù)實(shí)用教程 》 .清華大學(xué)出版社 ,2020. [6] 徐向民 .《 數(shù)字系統(tǒng) 設(shè)計(jì)及 VHDL 實(shí)踐 》 .機(jī)械工業(yè)出版社 ,2020. 《 EDA 技術(shù)》課程設(shè)計(jì)說(shuō)明書(shū) 11 附錄（程序源代碼） 出租車計(jì)價(jià)器 源 程序 library ieee。 use 。 use 。 entity hu is port(clk:in std_logic。 start,single:in std_logic。 stop,mile:in std_logic。 min1,min2:out std_logic_vector(3 downto 0)。 km1,km2:out std_logic_vector(3 downto 0)。 price1,price2,price3,price4:out std_logic_vector(3 downto 0))。 end。 architecture bhv of hu is signal start_r:std_logic。 signal clk1hz:std_logic。 signal q:integer range 0 to 299。 signal second:integer range 0 to 59。 signal p1,p2,p3,p4:std_logic_vector(3 downto 0)。 signal k1,k2:std_logic_vector(3 downto 0)。 signal m1,m2:std_logic_vector(3 downto 0)。 signal en0,en1,f_wait,f:std_logic。 begin min1=m1。 min2=m2。 km1=k1。 km2=k2。 price1=p1。 price2=p2。 price3=p3。 price4=p4。 U1:process(clk) begin if(clk39。event and clk=39。139。)then if q=255 then q=0。 clk1hz=39。139。 else 《 EDA 技術(shù)》課程設(shè)計(jì)說(shuō)明書(shū) 12 q=q+1。 clk1hz=39。039。 end if。 end if。 end process。 U2:process(clk1hz) begin if start=39。039。 then f_wait=39。039。 m1=0000。 m2=0000。 elsif(clk1hz39。event and clk1hz=39。139。)then if stop=39。139。 then if second=6 then second=0。 f_wait=39。139。 if m1=1001 then m1=0000。 if m2=0101 then
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