【正文】 器對(duì)其進(jìn)行分頻，從而得到適合用來計(jì)時(shí)的秒脈沖信號(hào)，即頻率為1Hz的秒脈沖信號(hào)；經(jīng)過分頻器輸出的秒脈沖信號(hào)，再進(jìn)入計(jì)數(shù)器當(dāng)中進(jìn)行計(jì)數(shù)，又由于在計(jì)數(shù)時(shí)，北京時(shí)間規(guī)定60秒為一分鐘，60分鐘為一小時(shí)，24小時(shí)為一天，因此就需要兩個(gè)60進(jìn)制的計(jì)數(shù)器和一個(gè)24進(jìn)制的計(jì)數(shù)器；計(jì)數(shù)器計(jì)數(shù)完畢后再經(jīng)過譯碼器進(jìn)行譯碼；最后在顯示器中將累計(jì)結(jié)果以“時(shí)”、“分”、“秒”的形式顯示出來。圖1為數(shù)字鐘的邏輯框圖。但一般來講，如果振蕩器的頻率和其計(jì)時(shí)精度越高，則其耗電量越大。555定時(shí)器由電阻分壓器、比較器、基本RS觸發(fā)器、雙極型三極管T和輸出緩沖器組成，其外部有八個(gè)引腳，第8腳為電源端，第1腳為接地端，第3腳為輸出端，第4腳為直接復(fù)位端，第5腳為控制電壓輸入端，第6腳為復(fù)位控制端，第2腳為置位控制端，第7腳為放電端。R為可調(diào)電阻，調(diào)節(jié)R1時(shí)可以得到相應(yīng)頻率的信號(hào)輸出?！懊搿焙汀胺帧庇?jì)數(shù)器應(yīng)當(dāng)采用60進(jìn)制計(jì)數(shù)器，而“時(shí)”計(jì)數(shù)器應(yīng)當(dāng)采用24進(jìn)制計(jì)數(shù)器。60進(jìn)制計(jì)數(shù)：“秒”和“分”的計(jì)數(shù)都需要60進(jìn)制，本設(shè)計(jì)根據(jù)《電子技術(shù)》課本中提到的知識(shí)，采用兩片74LS161組成256進(jìn)制計(jì)數(shù)器后再用反饋歸零法來組成60進(jìn)制計(jì)數(shù)，其中，“秒”十位是六進(jìn)制，“秒”個(gè)位是十進(jìn)制其電路圖如圖5所示。圖中C是輸入計(jì)數(shù)脈沖，CR非是清零端，LD非是置數(shù)端，CTp和CTt是計(jì)數(shù)工作狀態(tài)控制端，D0～D3是并行數(shù)據(jù)輸入端，CO是進(jìn)位信號(hào)輸出端，Q0～Q3是計(jì)數(shù)器狀態(tài)輸出端。完成24進(jìn)制計(jì)數(shù)的電路圖如圖7所示，CD4518的引腳圖如圖8所示。譯碼是編碼的逆過程，即，將給定的代碼進(jìn)行翻譯的過程。CD4511內(nèi)接有上拉電阻，故只需在輸入端與數(shù)碼管筆段之間傳入限流電阻即可工作?？芍苯域?qū)動(dòng)LED顯示器。5顯示器本設(shè)計(jì)用七段發(fā)光二極管來顯示譯碼器所輸出的數(shù)字，顯示器有共陽(yáng)極顯示器和共陰極顯示器兩種，而74LS48譯碼器所對(duì)應(yīng)的顯示器是共陰極（接地）顯示器。該正點(diǎn)報(bào)時(shí)的功能為：最外端對(duì)其安裝一個(gè)喇叭，每當(dāng)正點(diǎn)到來時(shí)，按4次低音和一次高音的順序發(fā)出間斷聲響，最后一聲高音結(jié)束的時(shí)刻正好是正點(diǎn)。部分門電路控制音響，輸入有時(shí)、分的各相應(yīng)位的控制組合。其電路圖如圖11所示。但本設(shè)計(jì)電路的缺點(diǎn)是：沒有設(shè)計(jì)校時(shí)電路，即據(jù)該方案進(jìn)行生產(chǎn)得到的產(chǎn)品并無(wú)校時(shí)功能；且其只能正點(diǎn)報(bào)時(shí)，而不能報(bào)整時(shí)數(shù)。本設(shè)計(jì)采用有集成電路定時(shí)器555與RC組成的多諧振蕩器組成，由它得到高頻信號(hào)；再將此信號(hào)傳至由3片中規(guī)模集成電路計(jì)數(shù)器74LS90相串聯(lián)得到的分頻器中，從而得到我們計(jì)時(shí)所需要的秒信號(hào)（頻率為1Hz的秒信號(hào)）；之后再將該信號(hào)傳至計(jì)數(shù)器，計(jì)數(shù)器計(jì)數(shù)的準(zhǔn)確性直接影響數(shù)字表的準(zhǔn)確，且計(jì)數(shù)器部分是我們《電子技術(shù)》課程學(xué)習(xí)的重點(diǎn)，計(jì)數(shù)器包括兩部分，即24進(jìn)制計(jì)數(shù)和60進(jìn)制計(jì)數(shù)，本設(shè)計(jì)24進(jìn)制計(jì)數(shù)采用CD4518來實(shí)現(xiàn)，60進(jìn)制采用我們《電子技術(shù)》課本上學(xué)到的方法：采用兩片74LS161組成256進(jìn)制計(jì)數(shù)器后再用反饋歸零法來組成60進(jìn)制計(jì)數(shù)器；經(jīng)過準(zhǔn)確計(jì)數(shù)后，再將信號(hào)傳至譯碼器，由于我們?cè)谛滦^(qū)做電子試驗(yàn)時(shí)，在“譯碼器及其應(yīng)用”試驗(yàn)中曾用到芯片CD4511，故本設(shè)計(jì)采用顯示譯碼器CD4511,來進(jìn)行對(duì)來自計(jì)數(shù)器信號(hào)的譯碼（需要在輸入端與數(shù)碼管筆段之間串入限流電阻）；最后將時(shí)間以數(shù)字形式體現(xiàn)在顯示器上，顯示器由七段發(fā)光二極管采用共陰極接法組成；本設(shè)計(jì)還有一個(gè)能夠正點(diǎn)報(bào)時(shí)的擴(kuò)展電路，它的功能是每當(dāng)正點(diǎn)到來時(shí)，按4次低音和一次高音的順序發(fā)出間斷聲響，它由組合邏輯電路組成。七．心得體會(huì)通過這次對(duì)數(shù)字電子鐘的課程設(shè)計(jì)，我覺著最大的收獲就是增強(qiáng)了自己獨(dú)立收集資料的能力，鍛煉了自己獨(dú)立思考、獨(dú)立解決問題的能力。實(shí)際操作是我們的目的，而理論知識(shí)是我們實(shí)際操作的基礎(chǔ)，這使我更加體會(huì)到了理論聯(lián)系實(shí)際的重要性，同時(shí)也增加了自己解決實(shí)際問題的能力，對(duì)獨(dú)立設(shè)計(jì)電路的過程、對(duì)各個(gè)分塊電路的工作原理和功能的實(shí)現(xiàn)過程都有了更加清楚的了解。此外，通過這次的課程設(shè)計(jì)，使得我對(duì)word等應(yīng)用軟件的應(yīng)用能力有了更進(jìn)一步的提高，為以后的工作和日常生活中的應(yīng)用打下了結(jié)實(shí)的基礎(chǔ)。數(shù)字電子鐘要完成顯示需要6個(gè)數(shù)碼管，七段的數(shù)碼管需要譯碼器械才能顯示，然后要實(shí)現(xiàn)時(shí)、分、秒的計(jì)時(shí)器需要60進(jìn)制計(jì)數(shù)器和24進(jìn)制計(jì)數(shù)器，60進(jìn)制、24進(jìn)制可以采用74LS160計(jì)數(shù)器構(gòu)成。數(shù)字鐘它的計(jì)時(shí)周期為24小時(shí)，顯示滿刻度為23時(shí)59分59秒。秒信號(hào)是整個(gè)系統(tǒng)的基信號(hào)，它直接決定計(jì)時(shí)系統(tǒng)的精度，本設(shè)計(jì)采用555振蕩器加分頻器來實(shí)現(xiàn)。 數(shù)字電子鐘的結(jié)構(gòu)圖數(shù)字電路中的時(shí)鐘是由振蕩器產(chǎn)生的，振蕩器是數(shù)字鐘的核心。本設(shè)計(jì)采用555構(gòu)成的自激多諧振蕩器通過調(diào)節(jié)電阻值產(chǎn)生1000Hz的高頻信號(hào)。要精確輸出1Hz脈沖，對(duì)電容和電阻的數(shù)值精度要求很高，所以輸出脈沖不夠準(zhǔn)確也不夠穩(wěn)定。分頻器是三個(gè)用十進(jìn)制計(jì)數(shù)器74LS90串聯(lián)而成的分頻器，分頻原理是在74LS90的輸出端子中，從低位輸入10個(gè)脈沖才從高位輸出1個(gè)脈沖，這樣一片74LS90就可以起分頻作用，三個(gè)74LS90串聯(lián)就構(gòu)成了千分頻電路，輸出的便是1Hz的信號(hào)，從而可以實(shí)現(xiàn)秒脈沖的產(chǎn)生。數(shù)字鐘的計(jì)數(shù)電路可以用反饋清零法。用74LS160實(shí)現(xiàn)六十進(jìn)制與二十四進(jìn)制的計(jì)數(shù)電路。常用的集成譯碼器有二進(jìn)制譯碼器、二—十進(jìn)制譯碼器和BCD—7段譯碼器。譯碼與顯示電路連接原理圖： 譯碼與七段數(shù)碼管接線圖秒計(jì)數(shù)數(shù)碼顯示： 秒計(jì)數(shù)顯示圖校時(shí)電路如圖瑣事，用到的元器件有三個(gè)單刀雙擲開關(guān)S1，在設(shè)計(jì)中使用3腳。當(dāng)正常工作時(shí)將開關(guān)打到2，進(jìn)行正常的計(jì)數(shù)，即校時(shí)時(shí)不影響正常計(jì)數(shù)。 蜂鳴器接線圖電路應(yīng)在整點(diǎn)前5秒開始報(bào)時(shí)，即在59分55秒到59分59秒期間時(shí)，報(bào)時(shí)電路控制信號(hào)。由于與門容易產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象，故采用與非門和非門串接。 報(bào)時(shí)電路實(shí)際接線圖 進(jìn)位脈沖 進(jìn)位脈沖 秒計(jì)數(shù)與報(bào)時(shí)電路整體電路圖 秒計(jì)數(shù)與報(bào)時(shí)電路整體電路圖 分計(jì)數(shù)整體電路圖結(jié)論數(shù)字電子鐘的實(shí)現(xiàn)方法很多，根據(jù)我所學(xué)的知識(shí)，選擇恰當(dāng)?shù)挠?jì)數(shù)器和振蕩電路來控制其信號(hào)的穩(wěn)定性。其中每一個(gè)部分都得做到準(zhǔn)確性來保證數(shù)字電子鐘的精確性。課程設(shè)計(jì)體會(huì)這學(xué)期期末我們做了數(shù)字電子技術(shù)課程設(shè)計(jì)，我設(shè)計(jì)的是數(shù)字電子鐘。由于擁有模擬電子技術(shù)基礎(chǔ)和數(shù)字電子技術(shù)基礎(chǔ)的理論知識(shí)，加之這次的課程設(shè)計(jì)，使我對(duì)以往的一些知識(shí)有了更深入的理解。所謂博覽群書，而后了然于胸。當(dāng)然在設(shè)計(jì)過程中，我學(xué)會(huì)了Multism這個(gè)軟件進(jìn)行仿真，感覺用的挺好的，仿真是數(shù)字電子鐘運(yùn)行的良好。I will remember it forever！參考文獻(xiàn)及資料【1】Multism9在電工電子技術(shù)中的應(yīng)用/董玉冰主編.—北京：清華大學(xué)出版社， 【2】數(shù)字電子技術(shù)基礎(chǔ)/閻石主編；清華大學(xué)電子學(xué)教研組編.—5版.—北京：高等教育出版社， 【3】模擬電子技術(shù)基礎(chǔ)/童詩(shī)白，華成英主編；清華大學(xué)電子教學(xué)教研組編.—4版.—北京：高等教育出版社， 【4】數(shù)字電子技術(shù)實(shí)驗(yàn)與實(shí)踐/吳慎山主編.—北京：電子工業(yè)出版社， 【5】Multism7電路設(shè)計(jì)及仿真應(yīng)用/熊偉等主編.—北京：清華大學(xué)出版社， 【6】數(shù)字電子技術(shù)基礎(chǔ)/范文兵主編.—北京：清華大學(xué)出版社， 【7】數(shù)字邏輯電路實(shí)驗(yàn)/候傳教等編.—北京：電子工業(yè)出版社， 【8】數(shù)字電子技術(shù)基礎(chǔ)實(shí)驗(yàn)教程/張秀娟，薛慶軍主編.—北京：北京航空航天大學(xué)出版社，第四篇：數(shù)字邏輯課題報(bào)告—電子鐘電子鐘設(shè)計(jì)報(bào)告班級(jí)：姓名：學(xué)號(hào)：指導(dǎo)老師:驗(yàn)收時(shí)間：201 年日月一﹑設(shè)計(jì)目的及要求設(shè)計(jì)并實(shí)現(xiàn)多功能數(shù)字鐘，達(dá)到要求如下：1． 能進(jìn)行正常的記時(shí)、記分、記秒，、校分以及秒清0的功能，完成全部電路設(shè)計(jì)后在實(shí)驗(yàn)板上下載，驗(yàn)證設(shè)計(jì)課題的正 確性。開始確定了兩個(gè)方案，但考慮到方案的可行性，選擇了第一種，也就是這一種方案。四、具體設(shè)計(jì)：頂層結(jié)構(gòu)功能圖：根據(jù)總體設(shè)計(jì)框圖，可以將整個(gè)系統(tǒng)分為6個(gè)模塊來實(shí)現(xiàn)，分別是計(jì)時(shí)模塊、校時(shí)模塊、整點(diǎn)報(bào)時(shí)模塊、鬧鐘模塊、動(dòng)態(tài)顯示模塊及正常顯示時(shí)間與鬧鐘時(shí)間的切換模塊。用24進(jìn)制計(jì)數(shù)器進(jìn)行小時(shí)的顯示，用60進(jìn)制計(jì)數(shù)器進(jìn)行分的顯示，用60進(jìn)制計(jì)數(shù)器進(jìn)行秒的顯示校時(shí)模塊：利用按鍵實(shí)現(xiàn)“校時(shí)”、“校分”和“時(shí)、分、秒的清0”功能。（1）k1：校時(shí)鍵。（2）k2：校分鍵。（3）k8：秒清零。整點(diǎn)報(bào)時(shí)模塊：能進(jìn)行整點(diǎn)報(bào)時(shí)，即當(dāng)分秒都為0時(shí)整點(diǎn)報(bào)時(shí)。（1）k3：校時(shí)鍵。（2）k4：校分鍵。（3）k6：k6=0時(shí)清零,k6=時(shí)正常運(yùn)行。動(dòng)態(tài)顯示模塊：時(shí)間的顯示需要用到8個(gè)數(shù)碼管，其中小時(shí)與分鐘及分鐘與秒之間用數(shù)碼管的一個(gè)g段，在動(dòng)態(tài)顯示方式下，所有的數(shù)碼管對(duì)應(yīng)同一組七段碼，可用VHDL語(yǔ)言實(shí)現(xiàn)正常顯示時(shí)間與鬧鐘時(shí)間的切換模塊： k5=1，切換到正常時(shí)鐘的顯示上 k5=0，切換到鬧鐘的顯示上五、各功能模塊說明及源代碼： 數(shù)碼管顯示電路源程序： ：library ieee。entity bin7 is port(date_in:in std_logic_vector(3 downto 0)。date_out:out std_logic_vector(6 downto 0))。architecture duan of bin7 is begin process(date_in,en)beginif en=39。 then case date_in is when “0000”=date_outwhen “0001”=date_outdate_outdate_outdate_outdate_outdate_outdate_outdate_outdate_outdate_outend process。： library ieee。entity mux8 is port(d0,d1,d2,d3,d4,d5,d6,d7:in std_logic_vector(3 downto 0)。y:out std_logic_vector(3 downto 0))。architecture arch of mux8 is begin process(d0,d1,d2,d3,d4,d5,d6,d7,sel)begincase sel iswhen “000”=ywhen “001”=ywhen “010”=ywhen “011”=ywhen “100”=ywhen “101”=ywhen “110”=ywhen “111”=ywhen others=yend case。end arch。use 。d2 :in std_logic。y:out std_logic)。architecture rtl of mux_2 is begin process(sel,d1,d2)begin if(sel=39。)then yend process。（四位）library ieee。entity mux_24 is port（d1 :in std_logic_vector(3 downto 0)。sel:in std_logic。end mux_24。139。end rtl。use 。s1,s2,s3 :in std_logic。end decode3_8。beginindprocess(ind,s1,s2,s3)beginif(s1=39。and s2=39。 and s3=39。)thencase ind iswhen “000”=ywhen “001”=ywhen “010”=ywhen “011”=ywhen “100”=ywhen “101”=ywhen “110”=ywhen “111”=ywhen others=yend case。use 。y:out std_logic)。architecture rtl of baoshi is begin process(a1,a2)begin if(a1=“0000” and a2=“0000” and a3=“0000” and a4 library ieee。use 。b1,b2 :in std_logic_vector(3 downto 0)。end bijiao。use 。entity mod_60 is port(clk:in std_logic。yh :out std_logic_vector(3 downto 0)。co :out std_logic)。architecture six of mod_60 is signalhh:std_logic_vector(3 downto 0)。beginprocess(clk)beginif clr=39。then hhelsif(clk39。139。end if。yhend six。use 。entity mod_24 is port(clk:in std_logic。yh :out std_logic_vector(3 downto 0)。co :out std_logic)。architecture two of mod_24 is signalhh:std_logic_vector(3 downto 0)。beginprocess(clk)beginif clr=39。then hhelsif(clk39。139。end if。yhend two。所以在實(shí)驗(yàn)中我們就小心翼翼的把弄開關(guān)，結(jié)果也沒出現(xiàn)什么錯(cuò)誤。七、實(shí)驗(yàn)結(jié)果及心得體會(huì)：實(shí)驗(yàn)結(jié)果：程序?qū)崿F(xiàn)了現(xiàn)實(shí)情況下正常時(shí)間的顯示，時(shí)間的調(diào)整，鬧鐘的設(shè)置，還有鬧鐘的響鈴以及整點(diǎn)的報(bào)時(shí)。一開始一點(diǎn)頭緒也沒有，通過查找資料有了初步的認(rèn)識(shí)，在實(shí)際過程中也遇到了很多問題，通過和同學(xué)及老師的交流，一些問題逐步迎刃而解。在此還要感謝學(xué)校給我們提供了實(shí)驗(yàn)