【正文】 0 個(gè)針孔插座，如圖 34所示，每個(gè)針對(duì)應(yīng)的信號(hào)都不同。 表 1 JTAG 插座信號(hào)定義對(duì)應(yīng)表 JTAG 插座 信號(hào)定義 1 TCK 2 GND 3 TDO 4 Vcc（ ） 5 TMS 6 / 7 / 8 TDI 9 GND 芯片介紹 FPGA 簡(jiǎn)介及 Cyclone Ⅱ EP2C5Q208C8N 芯片概述 FPGA 即現(xiàn)場(chǎng)可編程邏輯器件，它是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。下面給出了常用的三種 FPGA 芯片圖片，如圖 35。同時(shí)，它還提供了大容量的 SDRAM 和 Flash ROM 等存儲(chǔ)單元。 在電源方面，只需外接 DC5V 電源即可。 Cyclone Ⅱ EP2C5Q208C8N 芯片的特點(diǎn) 1. 系用雙層 PCB 設(shè)計(jì)，高密度走線。支持 FPGA 開發(fā)，提供引腳信息，預(yù)留 PLL 資源，支持?jǐn)U展設(shè)計(jì)； 2. 該核心板配置有 Flash 和 SDRAM，是一塊獨(dú)立的 SOPC 最小系統(tǒng)板，支持 SOPC 及 基于 Nios II 軟核處理器 的開發(fā)； 3. 核心板適合于產(chǎn)品原型的快速開發(fā)、學(xué)生參加各種電子設(shè)計(jì)大賽、學(xué)習(xí)FPGA 和 SOPC 設(shè)計(jì)技術(shù)等，亦可用于系統(tǒng)設(shè)計(jì)前期快速評(píng)估設(shè)計(jì)方案； 4. FPGA 的所有 I/O 口全部引出，均可用于擴(kuò)展。 FPGA 開發(fā)流程 FPGA 的設(shè)計(jì)包括軟件設(shè)計(jì)和硬件設(shè)計(jì)兩部分。 FPGA 的設(shè)計(jì)流程如圖 36 所示，一共包括 9 個(gè)模塊。 功能定義和器件選型 對(duì) FPGA 進(jìn)行設(shè)計(jì)時(shí)，必須考慮到系統(tǒng)的功能定義以及模塊的劃分。在設(shè)計(jì)時(shí)，一般采用自上而下的設(shè)計(jì)方法：將一個(gè)整體的系統(tǒng)劃分為若干個(gè)模塊單元，每個(gè)第三章 時(shí)間 數(shù)字轉(zhuǎn)換系統(tǒng)的硬件設(shè)計(jì) 12 模塊單元又可以分為幾個(gè)基本單元，如此劃分下去，直到底層單元可以直接使用EDA 庫(kù)為止。采用原理圖輸入的方法非常簡(jiǎn)單，且易于仿真，但是其維護(hù)難度大且效率低，并且可移植性差。 布局布線 布局布線的過程是利用工具將邏輯映射到目標(biāo)器件的結(jié)構(gòu)資源中，在布局布線時(shí)，可以選擇最佳的邏輯布局，使系統(tǒng)高效率的完成設(shè)計(jì)目標(biāo)。它包括 FPGA 設(shè)計(jì)階段所需要的設(shè)計(jì)輸入、邏輯綜合、布局布線、時(shí)序分析、仿真和編程下載等解決方案。本文介紹了 Quartus II 軟件的設(shè)計(jì)輸入、項(xiàng)目的編譯及項(xiàng)目的仿真。 （ 1）創(chuàng)建工程：一個(gè) Quartus II 工程文件同時(shí)包含了設(shè)計(jì)文件、軟件源文件以及完成其他相關(guān)操作時(shí)所需要的相關(guān)文件。在指定工程工作目錄、工程名、頂層設(shè)計(jì)文件名，并為設(shè)計(jì)中所需要的文件、庫(kù)、第三方 EDA 工具指定器件后，工程向?qū)?huì)給出一個(gè)總結(jié)，最終新工程創(chuàng)建完成。點(diǎn)選 Device Design files 頁(yè)面下的 Block Diagram/Schematic File， 點(diǎn)擊 OK 即可進(jìn)行圖形設(shè)計(jì)文件輸入。 （ 4）進(jìn)行宏功能模塊實(shí)例化：本功能可以幫助用戶建立或修改包含自定義宏功能模塊變量的設(shè)計(jì)文件。編譯操作過程如下： （ 1）選擇 Tools 下的 Compiler Tool 將出現(xiàn)編譯器窗口，這個(gè)窗口包含了全譯過程中各個(gè)模塊的功能。該過程可以放到編譯過程中執(zhí)行。 （ 3）引腳分配：在選擇好目標(biāo)器件， 完成設(shè)計(jì)分析并 得到工程數(shù)據(jù)庫(kù)文件之后，需要對(duì)設(shè)計(jì)的輸入、輸出引腳指定具體的器件引腳編號(hào)，這一操作稱為引腳分配。在開始仿真之前，必須為每一個(gè)輸入引腳指定輸入信號(hào)以作為仿真器的激勵(lì)信號(hào)。通常仿真過程都包括創(chuàng)建仿真文件、設(shè)計(jì)仿真及對(duì)仿真結(jié)果分析這三個(gè)部分。在對(duì)話框中選擇 Other Files，再選擇 Vector Waveform File，最后選擇 OK 按鍵，此時(shí)將打開一個(gè)空的波形編輯器窗口。 （ 2）設(shè)計(jì)仿真：在指定好仿真類型并已生成文件后，選擇 Processing 下的Start Simulation 命令即可啟動(dòng)仿真器。在仿真結(jié)束后，報(bào)告窗口將顯示輸出節(jié)點(diǎn)的仿真波形。 第三章 時(shí)間 數(shù)字轉(zhuǎn)換系統(tǒng)的硬件設(shè)計(jì) 15 第四章 時(shí)間 數(shù)字轉(zhuǎn)換系統(tǒng)的軟件設(shè)計(jì) 16 第四章 時(shí)間 數(shù)字轉(zhuǎn)換系統(tǒng)的軟件設(shè)計(jì) Verilog 語(yǔ)言介紹 Verilog 最初是由 Gateway Design Automation 公司為其模擬器產(chǎn)品開發(fā)所設(shè)計(jì) 的。 Verilog 語(yǔ)言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。此外， Verilog 語(yǔ)言提供了編程語(yǔ)言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。 （ 2）系統(tǒng)總體設(shè)計(jì)的工作流程 系統(tǒng)設(shè)計(jì)總框圖如圖 41 所示，它包括 五大模塊，分別為： 兩個(gè)邊緣檢測(cè) 模塊 、粗計(jì)數(shù) 模塊 、細(xì)計(jì)數(shù) 模塊 、數(shù)據(jù)計(jì)算 模塊 和串口輸出 模塊 。下 文 將介紹本設(shè)計(jì)粗、細(xì)計(jì)數(shù)器完成高分辨率時(shí)間測(cè)量的基本原理。根據(jù)計(jì)數(shù)器的工作原理可知，計(jì)數(shù)器只對(duì)脈沖周期的個(gè)數(shù)進(jìn)行計(jì)數(shù)。對(duì)于 stop 信號(hào)來臨前的最后一個(gè)上升沿（ t1 時(shí)刻）到 stop 信號(hào)來臨時(shí)（ t 時(shí)刻）的時(shí)間間隔 t? （ t? =tt1），計(jì)數(shù)器第四章 時(shí)間 數(shù)字轉(zhuǎn)換系統(tǒng)的軟件設(shè)計(jì) 17 邊緣檢測(cè) 邊緣檢測(cè) 粗計(jì)數(shù)模塊 細(xì)計(jì)數(shù)模塊 數(shù)據(jù)計(jì)算模塊 串口輸出模塊 FPGA CLK start stop 并不能完成對(duì)它的測(cè)量，這就導(dǎo)致了較大的誤差。門延遲法所能測(cè)量的范圍是 t 到 t2 之間的時(shí)間間隔 T?（ T? =t2t），由于一個(gè)脈沖周期為 20ns，所以 t? =20 T? 。所以系統(tǒng)測(cè)量到的總時(shí)間間隔表達(dá)式為： T=（ n+1） ? 20 （ 20 t? ） （ ns） 對(duì)照 FPGA 總體設(shè)計(jì)框圖，下文將介紹各個(gè)模塊的工作原理并給出各模塊的設(shè)計(jì)方案。采用邊緣檢測(cè)法可以有效地消除抖動(dòng)。如果上升沿與下降沿同時(shí)需要檢測(cè)，則是雙沿檢測(cè)電路。 計(jì)數(shù)器工作原理及設(shè)計(jì) （ 1） 40 位計(jì)數(shù)器的設(shè)計(jì) 本設(shè)計(jì) 的設(shè)計(jì) 目標(biāo)為完成 能實(shí)現(xiàn) 30min 的時(shí)間間隔測(cè)量 的 TDC 設(shè)計(jì) ，經(jīng)計(jì)算可知，應(yīng)采用 40 位的同步計(jì)數(shù)器。根據(jù)所設(shè)計(jì)的計(jì)數(shù)器邏輯電路圖，采用 verilog 語(yǔ)言對(duì) FPGA 進(jìn)行 40 位計(jì)數(shù)器設(shè)計(jì)。設(shè)計(jì)程序代碼見附錄 2。 圖 43 40 位計(jì)數(shù)器 （ 2）同步二進(jìn)制計(jì)數(shù)器工作原理 計(jì)數(shù)器的應(yīng)用非常廣泛，它可以用來對(duì)脈沖進(jìn)行計(jì)數(shù)，也可以用作定時(shí)、分頻和作為數(shù)字運(yùn)算等。 Z start stop amp。 R 第四章 時(shí)間 數(shù)字轉(zhuǎn)換系統(tǒng)的軟件設(shè)計(jì) 19 器和異步計(jì)數(shù)器兩大類。不同的計(jì)數(shù)器還可以對(duì)不同的數(shù)制進(jìn)行計(jì)算，而根據(jù)計(jì)數(shù)器計(jì)數(shù)數(shù)制的不同，又可分為二進(jìn)制計(jì)數(shù)器和非二進(jìn)制計(jì)數(shù)器，常用的非二進(jìn)制計(jì)數(shù)器有二 十進(jìn)制計(jì)數(shù)器。正是由于上述特點(diǎn)，本設(shè)計(jì)所采用的計(jì)數(shù)器即為同步二進(jìn)制加法計(jì)數(shù)器。它由 4 個(gè) JK 觸發(fā)器組成。由表可見，假設(shè)計(jì)數(shù)脈沖輸入之前，由于清零信號(hào)的作用，使各級(jí)觸發(fā)器狀態(tài)均為 0，如序號(hào) “ 0” 所示，在第 1 個(gè)計(jì)數(shù)脈沖下降沿作用后， 計(jì)數(shù)器狀態(tài)轉(zhuǎn)移到 0001 狀態(tài)，表明已經(jīng)輸入了 1 個(gè)計(jì)數(shù)脈沖。當(dāng)?shù)诙€(gè)計(jì)數(shù)脈沖下降沿作用后，計(jì)數(shù)器狀態(tài)由 0001 轉(zhuǎn)移為 0010，表明輸入了 2 個(gè)計(jì)數(shù)脈沖。當(dāng)?shù)?16 個(gè)計(jì)數(shù)脈沖輸入后，計(jì)數(shù)器狀態(tài)又轉(zhuǎn)移為 0000，表示完成一次狀態(tài) 轉(zhuǎn)移 循環(huán)。 1J Q1 C1 1 1K R 1J Q2 C1 2 1K R amp。 R amp。 R amp。在圖 45 中，時(shí)鐘 CLK 與所有的觸發(fā)器 C 端相連， stop 脈沖經(jīng)邊緣檢測(cè)后連接到延遲單元上。當(dāng) stop 信號(hào)被啟動(dòng)時(shí)，它將經(jīng)過若干個(gè)延遲單元，直到與CLK 的上升沿在 D 觸發(fā)器中一起相遇，然后其狀態(tài)被相應(yīng)的 D 觸發(fā)器鎖存，并從 Q 端以狀態(tài) 1 輸出。每一級(jí)觸發(fā)器狀態(tài)都對(duì)應(yīng)一個(gè)延時(shí)的值，系統(tǒng) 可以根據(jù)輸出為 1 的觸發(fā)器的級(jí)數(shù)計(jì)算出 stop 信號(hào)所經(jīng)歷的延遲時(shí)間，從而得到細(xì)計(jì)數(shù)時(shí)間間隔。 D 觸發(fā)器 的 工作原理進(jìn) 如下文所述 。 amp。 amp。 D 觸發(fā)器共有兩輸入 C 和 D。 圖 46 D 觸發(fā)器 D 觸發(fā)器狀態(tài)轉(zhuǎn)移圖如圖 47 所示， D 觸發(fā)器的下一個(gè)狀態(tài)始終和 D 輸入一致，因此 D 觸發(fā)器又叫做鎖存器或者延遲觸發(fā)器。與主從觸發(fā)器相比 ,同工藝的邊沿觸發(fā)器有更強(qiáng)的抗干擾能力和更高的工作速度。表 3 畫出了輸出值與鎖存器位數(shù)值的對(duì)應(yīng)表。數(shù)據(jù)計(jì)算模塊將完成粗細(xì)時(shí)間相加的計(jì)算功能。串口輸出模塊設(shè)計(jì)框圖如圖 48 所示。由于串行數(shù)據(jù)幀與接收數(shù)據(jù)時(shí)鐘是異步的，所以存 UART 的接收端在什么時(shí)刻將數(shù)據(jù)移入寄存器，怎樣選擇可靠的采樣點(diǎn)是非常關(guān)鍵的。在實(shí)際設(shè)計(jì)中，一般最大選擇 16 倍于波特率的時(shí)鐘頻率。 （ 2）發(fā)送模塊 發(fā)送模塊將要發(fā)送的并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)，并且在輸出的串行數(shù)據(jù)流中加入起始位和停止位。 UART 內(nèi)核模塊輸出的計(jì)數(shù)值是從 0 依次計(jì)到 9，即先將要發(fā)送數(shù)據(jù)的最低位送入移位寄存器。串口數(shù)據(jù)發(fā)送代碼見附錄 3。人工啟動(dòng)時(shí)產(chǎn)生的脈沖寬度非常大，在本測(cè)試中接近 25 個(gè)時(shí)鐘周期。 圖 51 邊緣檢測(cè)仿真圖 計(jì)數(shù)器仿真 將所編寫的 40 位計(jì)數(shù)器碼編譯后，通過仿真得到如圖 52 所示的仿真圖。第一次計(jì)數(shù)時(shí)， start 脈沖上升沿與 stop 脈沖上升沿之間間隔 14 個(gè)時(shí)鐘脈沖周期，而 t1 所顯示的脈沖個(gè)數(shù)也為 14，說明計(jì)數(shù)器計(jì)數(shù)正確。仿真結(jié)果說明所設(shè)計(jì)的計(jì)數(shù)器程序能實(shí)現(xiàn) 對(duì)脈沖的個(gè)數(shù)進(jìn)行計(jì)數(shù)，驗(yàn)證了計(jì)數(shù)器設(shè)計(jì)結(jié)果的正確性。第一次發(fā)送時(shí)， Datain 顯示為 7，而根據(jù) TXD 脈沖波形可以看出，其值為 0111，轉(zhuǎn)換為 10 進(jìn)制后即為所接收到的數(shù)據(jù) 7；第二次要發(fā)送的數(shù)據(jù) Datain 為 6，同樣根據(jù) TXD 波形圖可以得出其值為 0110。 圖 53 串口發(fā)送數(shù)據(jù)仿真圖 時(shí)間 數(shù)字轉(zhuǎn)換系統(tǒng)測(cè)試 系統(tǒng)測(cè)試框圖如圖 54 所示，測(cè)試步驟如下： （ 1） 將開發(fā)板和計(jì)算機(jī)用串口轉(zhuǎn) USB 線相連接，把所編寫的邊緣檢測(cè)、計(jì)數(shù)器和串口輸出程序燒寫至開發(fā)板。 （ 3） 完成調(diào)試后，啟動(dòng)開發(fā)板上的 start 按鈕和 stop 按鈕。 在本系統(tǒng)測(cè)試中，串口回顯窗口顯示 16 進(jìn)制數(shù) “CF”，將其轉(zhuǎn)換為十進(jìn)制數(shù)后為 “207”。在以 Cyclone Ⅱ EP2C5Q208C8N 為核心的實(shí)驗(yàn)表明，本課題可以實(shí)現(xiàn)分辨率達(dá) 1ns 的時(shí)間間隔測(cè)量，達(dá)到了本 次 設(shè)計(jì)的目標(biāo)。 首先，本課題從開始便分析比較了各種實(shí)現(xiàn) TDC 電路的方法，確定了課題的研究方向 ——采用粗、細(xì)結(jié)合的設(shè)計(jì)方案。通過粗、細(xì)組合共同測(cè)量，本方案同時(shí)兼顧較大范圍（本設(shè)計(jì)測(cè)量范圍目標(biāo)為 30min） 和較高的分辨率（ 1ns）的時(shí)間間隔測(cè)量。論文將設(shè)計(jì)分為了各個(gè)需要設(shè)計(jì)的模塊，自上而下地對(duì)系統(tǒng)進(jìn)行模塊化劃分，實(shí)現(xiàn)了具體的設(shè)計(jì)。 最后，本課題采用仿真器對(duì)設(shè)計(jì)結(jié)果進(jìn)行了仿真及測(cè)試，驗(yàn)證了基于 FPGA的以計(jì)數(shù)器為粗時(shí)間間隔測(cè)量、門延遲為細(xì)時(shí)間間隔測(cè)量的時(shí)間 數(shù)字轉(zhuǎn)換器的正確性與可行性。或許是巧合，四年前的今天，我即將奔向高考的戰(zhàn)場(chǎng)。四年時(shí)光恍如白駒過隙，但卻使人充滿收獲和感激。鄢老師科研工作繁忙，時(shí)間非常寶貴，但是卻經(jīng)常在百忙之中抽出時(shí)間對(duì)我進(jìn)行全面的指導(dǎo)和幫助。鄢老師是一個(gè)工作十分嚴(yán) 謹(jǐn)和負(fù)責(zé)的人，他精湛的學(xué)術(shù)令我折服，認(rèn)真的態(tài)度令我欽佩，而對(duì)我的幫助和關(guān)懷則更讓我對(duì)他充滿感激和尊敬。 另外，我還要感謝和我在同一設(shè)計(jì)小組共同學(xué)習(xí)的同學(xué)們。 最后，我要感謝我的父母。二十多年的養(yǎng)育之恩更是不敢言謝，我唯有在今 后的學(xué)習(xí)和工作中更加努力才能報(bào)答他們的無私恩