【正文】 箱和強(qiáng)大的運(yùn)算、文字處理功能。 MATLAB 的語言規(guī)則與筆算式相似，其矩陣的行列數(shù)無需定義。 MATLAB 是以解釋方式工作的，即它對(duì)每條語句解釋后立即執(zhí)行，鍵入算式無需編譯立即得出結(jié)果，若有錯(cuò)誤也立即作出反應(yīng)，便于編程者立即改正。 濟(jì)南大學(xué)畢業(yè)設(shè)計(jì) 10 (3)強(qiáng)大而智能化的作圖功能。 MATLAB 能根據(jù)輸入數(shù)據(jù)自動(dòng)確定最佳坐標(biāo)；規(guī)定多種坐標(biāo)系（如極坐標(biāo)系、對(duì)數(shù)坐標(biāo)系等）；設(shè)置不同顏線型、視角等，并能繪制三維坐標(biāo)中的區(qū)縣和曲面。 MATLAB 軟件包括基本部分和工具箱兩大部分，具有良好的可擴(kuò)展性。 (5)Simulink 動(dòng)態(tài)仿真功能。 FPGA 介紹 在現(xiàn)代數(shù)字通信系統(tǒng)中， FPGA 的應(yīng)用相當(dāng)廣泛。因此，我們將在研究中使用FPGA， 利用 Verilog HDL 語言和 Xinlinx ISE、 Synplify Pro 和 Quartus 軟件開發(fā)平臺(tái)對(duì)各種數(shù)字調(diào)制方法進(jìn)行仿真和實(shí)現(xiàn) 研究。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn) [5]。這兩種器件兼容了 PLD 和通用門陣列的優(yōu)點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路，編程也很靈活。幾乎所有應(yīng)用門陣列、 PLD 和中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用 FPGA 和 CPLD 器件。 FPGA 的基本特點(diǎn)主要有： (1)采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)就能得到合用的芯片； 濟(jì)南大學(xué)畢業(yè)設(shè)計(jì) 11 (2)FPGA 可做其他全定制或半定制 ASIC 電路的試樣片； (3)FPGA 內(nèi)部有豐富的觸發(fā)器和 I/O 引腳； (4) FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一； (5)FPGA 采用高速 CHMOS工藝，功耗低，可以與 CMOS、 TTL 電平兼容。它還具有以下三個(gè)優(yōu)點(diǎn)。 (2)FPGA/CPLD 芯片在出廠之前都做過百分之百的測(cè)試，不需要設(shè)計(jì)人員承 擔(dān)投片風(fēng)險(xiǎn)和費(fèi)用，設(shè)計(jì)人員只需在自己的實(shí)驗(yàn)室里就可以通過相關(guān)的軟硬件環(huán)境來完成芯片的最終功能設(shè)計(jì)。 (3)用戶可以反復(fù)地編程、擦除、使用或者在外圍電路不動(dòng)的情況下用不同的軟件實(shí)現(xiàn)不同的功能。FPGA/CPLD 軟件包中有各種輸入 工具 和仿真工具及版圖設(shè)計(jì)工具和編 程器等全線產(chǎn)品，電路設(shè)計(jì)人員在很短的時(shí)間內(nèi)就可完成電路的輸入、編譯、優(yōu)化、仿真，直至最后芯片的制作。電路設(shè)計(jì)人員使用 FPGA/CPLD 進(jìn)行電路設(shè)計(jì)時(shí)，不需要具備專門的 IC（集成電路）深層次的知識(shí)， FPGA/CPLD 軟件易學(xué)易用，可以使設(shè)計(jì)人員更能集中精力進(jìn)行電路設(shè)計(jì)，快速將產(chǎn)品推向市場(chǎng)。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的。用戶可以根據(jù)不同的配置模式采用不同的編程方式。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消 失。 FPGA 的編程不需專用的 FPGA 編程器，只需用通用的 EPROM、 PROM編程器即可。這樣，同一片F(xiàn)PGA、不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 FPGA 有下面 4種配置模式： (1)并行主模式為一片 FPGA 加一片 EPROM 的方式； (2)主從模式可以支持一片 PROM 編程多片 FPGA； (3)串行模式可以采用串行 PROM 編程 FPGA； (4)外設(shè)模式可以將 FPGA 作為 微處理器的外設(shè)，由微處理器對(duì)其編程。如今，隨著 FPGA 向更高密度、更大容量、更低功耗和集成更多IP 的方向發(fā)展，系統(tǒng)設(shè)計(jì)工程師在從這些優(yōu)異性能獲益的同時(shí)，不得不面對(duì)由于 FPGA 前所未有的性能和能力水平而帶來的新的設(shè)計(jì)挑戰(zhàn)。超大容量和密度使復(fù)雜的布線變得更加不可預(yù)測(cè)，由此帶來更嚴(yán)重的時(shí)序收斂問題。幸運(yùn)地是， FPGA 廠商、 EDA 工具供應(yīng)商正在通力合作解決 65nm FPGA 獨(dú)特的設(shè)計(jì)挑戰(zhàn)。設(shè)計(jì)軟件供應(yīng)商 Magma 推出的綜合工具 Blast FPGA能幫助建立優(yōu)化的布局，加快時(shí)序的收斂。其中 Altera 和 Xilinx主要生產(chǎn)一般用途 FPGA，其主要產(chǎn)品采用 RAM 工藝。 濟(jì)南大學(xué)畢業(yè)設(shè)計(jì) 13 4 低中頻數(shù)字調(diào)制方法的 FPGA 實(shí)現(xiàn) 由于中低頻數(shù)字調(diào)制的實(shí)現(xiàn)方法太多，而本人的研究時(shí)間有限，不可能在短時(shí)間內(nèi)對(duì)各種方法逐一研究，故選擇 2ASK、 MQAM、 QPSK、 OFDM 方法 ,利用 Verilog HDL語言和 Quartus 軟件開發(fā)平臺(tái)進(jìn)行研究。雖然 2ASK 的抗干擾性不如其它調(diào)制方式，在無線通信中未得到實(shí)際應(yīng)用，但由于其實(shí)現(xiàn)簡(jiǎn)單，在光纖通信中獲得廣泛使用。 2ASK 信號(hào)的產(chǎn)生原理框圖如圖 所示 假設(shè)二進(jìn)制信源｛ nb ｝的序列取值為 1 或 0，發(fā)送濾波器的沖激響應(yīng)為 g（ t），則二進(jìn)制序列經(jīng)過發(fā)端成行濾波器后的基帶信號(hào)與載波相乘，即可得到 2ASK 信號(hào) tnTtgbtycbn ?c os])([)( ????? ?? () 其波形如圖 所示。 圖 ASK 信號(hào)波形圖 圖 2ASK 的雙邊功率譜密度 2ASK 解調(diào)及誤比特率 2ASK 信號(hào)的解調(diào)有兩種方式：一種是相干解調(diào)；另一種是包絡(luò)檢波的非相干解調(diào) [1]。其原理是：首先從接收信號(hào)中提取離散的載波分量，使得所恢復(fù)的頻率及相位與接收的信號(hào)同頻同相，然后再將恢復(fù)載波與接收信號(hào)相乘，經(jīng)過低通濾波后消除二倍頻分量，最后在對(duì)信號(hào)經(jīng)過采樣、判決，即可恢復(fù)出所發(fā)送的數(shù)據(jù)信號(hào)。 當(dāng)發(fā)送 的信息比特為“ 1”時(shí)，輸入的 2ASK 信號(hào)為 tA c?cos ，則經(jīng)過圖后的輸出信號(hào)為 )()( tnAty c?? ，這里 A 為信號(hào)幅度， )(tnc 為輸出信號(hào)中的噪聲成分。因此判決電 平取A/2，大于 A/2 判為“ 1”碼，小于 A/2 判為“ 0”碼。該方案的濟(jì)南大學(xué)畢業(yè)設(shè)計(jì) 15 優(yōu)點(diǎn)是：不需要載波提取電路，實(shí)現(xiàn)簡(jiǎn)單。對(duì)于這種解調(diào)方式， 其誤比特率近似值為： ???????? ??? BRNEP bbb02e xp21 () 其中， bR 為信號(hào)比特的速率， B 為接收端的等效噪聲帶寬。而非相干解調(diào)和相干解調(diào)存在著 3dB 的性能差異。主程序名為 ，調(diào)用子程序 和 。 dt=。 %kHz T=N*dt。 %時(shí)域橫坐標(biāo) f=linspace(Bs,Bs,N)+eps。 %模擬基帶信號(hào)頻率為 1kHz fc=6。 %模擬基帶信號(hào) m(mt0)=1。 c=cos(2*pi*fc*t)。 %DSBSC AM 已調(diào)信號(hào) S=T2F(s)。 %AWGN 信道噪聲 r=s+n。 Lpfil=LPF(fc)。 yrt=real(F2T(Lpfil.*Y))。 yr(yr0)=1。 subplot(3,1,1) plot(t,m,39。,) title(39。)； axis([1,+1,*max(m)]) xlabel(39。) ylabel(39。) subplot(3,1,2) plot(t,s,39。,) title(39。)。t (ms)39。s(t) (V)39。LineWidth39。2ASK 解調(diào)后的波形 39。t (ms)39。s(t) (V)39。 X=[H(N/2+1:N),H(1:N/2)]*dt end 圖 2ASK 的調(diào)制解調(diào)波形示意圖 其中的子程序 F2T 如下 : function x=F2T(X) global dt df t f T N %x 為時(shí)域的取樣值矢量， X 為 x 的傅氏變換， X 與 x 長(zhǎng)度相同并為 2 的整冪 X=[X(N/2+1:N),X(1:N/2)]。 end 濟(jì)南大學(xué)畢業(yè)設(shè)計(jì) 19 其中的子程序 LPF 如下： function y=LPF(fc)。 %系統(tǒng)帶寬 x1=(Bsfc/2)*N/(2*Bs)。 y=zeros(1,N)。 根據(jù)上述程序，得到調(diào)制 /解調(diào)曲線如圖 所示。 2ASK 調(diào)制 /解調(diào)的 FPGA 實(shí)現(xiàn) （ 1） 使用 Verilog 實(shí)現(xiàn) 2ASK 調(diào)制 module two_ASK(clk,reset,x,y)。 //模塊工作時(shí)鐘 input reset。 //輸入信號(hào) output y。 //carriers 是要調(diào)制的載波信號(hào)，將輸入信號(hào) clk 經(jīng)過 4 分頻得到 reg carriers。b00。 end else begin if (t==239。b00。 t=t+1。 carriers。 圖 two_ASK 模塊綜合后得到的 RTL 結(jié)構(gòu)示意圖 在 Quartus 中仿真后，其結(jié)果如圖 示。 input clk。 濟(jì)南大學(xué)畢業(yè)設(shè)計(jì) 21 input x。 reg y。 //計(jì)數(shù)器 reg[2:0] m。b000。b111)。b000。 end always(posedge x) begin //此過程完成 two_ASK 信號(hào)的解調(diào) if(!reset) begin m=339。 end else begin if(t==339。b010) //只要 m 計(jì)數(shù)器超過 3，就判決為 1 y=139。 else y=139。 m=339。 //清空 m 計(jì)數(shù)器 end else m=m+1。 在 Quartus 中仿真后，其結(jié)果如圖 所示。單獨(dú)使用幅度或者相位攜帶信息時(shí)，不能充分利用信號(hào)平面，頻譜利用率不高，對(duì)頻譜資源是一種浪費(fèi)。這些技術(shù)的研究，主要是圍繞充分節(jié)省頻譜和高效率的利用頻帶展開的。正交振幅調(diào)制（ Quadrature Amplitude Modulation,QAM）就是一種頻譜利用率很高的調(diào)制方式，這種調(diào)制方式用兩個(gè)獨(dú)立的基帶波形對(duì)相互正交的載波進(jìn)行雙邊帶調(diào)制，充分利用整個(gè)信號(hào)平面，頻譜利用率高，目前已經(jīng)在中、大容量數(shù)字微通信系統(tǒng)、有線電視網(wǎng)絡(luò)高速數(shù)據(jù)傳輸、衛(wèi)星通信系統(tǒng)等領(lǐng)域得到了廣泛應(yīng)用 [2]。上述 MQAM 表達(dá)式還可以寫成正交表示形式 tnTtgAtnTtgASCnSn nn SnM Q A M ???? s i n]s i n)([c os]c os)([ ???? ?? () 從 ()式可以看出， MQAM 已調(diào)信號(hào)有兩路相互正交的載波疊加而 成，每路載波都被離散振幅調(diào)制。信號(hào)經(jīng)過串并轉(zhuǎn)換后進(jìn)行電平轉(zhuǎn)換，為了抑制已調(diào)信號(hào)的頻譜擴(kuò)展，避免由于信道帶寬有限而造成碼間干擾，基帶信號(hào)要經(jīng)過預(yù)調(diào)制低通濾波器，濾波后的信號(hào)經(jīng)過正交載波調(diào)制，得到I、 Q 兩路信號(hào)，兩路信號(hào)的相加和即為 MQAM 已調(diào)信號(hào)。實(shí)際上在MQAM 相干解調(diào)器中，最關(guān)鍵也是最難實(shí)現(xiàn)的模塊是同步模塊，包括載波恢復(fù)模塊和定時(shí)恢復(fù)模塊。圖 為 MQAM 信號(hào)相干解調(diào)的框圖。 QAM 調(diào)制 /解調(diào)的 MATLAB 實(shí)現(xiàn) 用 MATLAB 實(shí)現(xiàn)對(duì)隨機(jī)序列的 16QAM 的調(diào)制和解調(diào)，并繪制信噪比為 10dB情況下的 調(diào)制信號(hào)星座圖。 %M 進(jìn)制 x=randint(5000,1,M)。 %調(diào)制 ynoisy=awgn(y,15,39。)。 figure。 載波恢復(fù) LPF 多電平判決電路 定時(shí)恢復(fù) 多電平轉(zhuǎn)換 L 到 2 電平變換 L 到 2 電平變換 并 /串變換 LPF 濟(jì)南大學(xué)畢業(yè)設(shè)計(jì) 25 z=demodulate((M),ynoise)。從中可以看出，經(jīng)過加噪處理后，信號(hào)的星座圖明顯變差，也同時(shí)表明 QAM 信號(hào)的容噪性能很弱，只能工作在高信噪比的情況下，在較低的信噪比情況下，仍然需要使用 QPSK。 圖 QAM 的信號(hào)星座圖 QAM 全數(shù)字調(diào)制器的 FPGA 實(shí)現(xiàn) 使用 Verilog 實(shí)現(xiàn)全數(shù)字的 16QAM 調(diào)制器，假設(shè)載波的頻率為 1MHz,數(shù)據(jù)比特流的速率為 100Kb