數(shù)字電子技術基礎習題答案-閱讀頁
2024-08-25 01:41本頁面
【正文】 ）當細銅絲不斷時，555 定時器的RD 置成低電平，使Q 輸出始終為低電平，喇叭不響。：（1）計數(shù)器的狀態(tài)轉換圖為：為三進制計數(shù)器。R/W A9CS第8章自 測 題 解：可編程邏輯器件主要有：PROM、PLA、PAL、GAL、CPLD、FPGA?？删幊踢壿嬈骷嶋H上是一種將不具有特定邏輯功能的基本邏輯單元集成的通用大規(guī)模集成電路，用戶可以根據(jù)需要對其編程，進而實現(xiàn)所需的邏輯功能。它采用雙極型工藝制作，熔絲編程方式，工作速度較高。通過對與邏輯陣列編程，可以獲得不同形式的組合邏輯函數(shù)。PAL器件的輸出電路結構有：專用輸出結構、可編程輸入/輸出結構、寄存器輸出結構、異或輸出結構、運算選通反饋結構等五種類型。它由可編程的與邏輯陣列、固定的或邏輯陣列和輸出電路三部分組成。另外，在有些型號的PAL器件中，輸出電路中設置有觸發(fā)器和從觸發(fā)器輸出到與邏輯陣列的反饋線，利用這種PAL器件還可以很方便地構成各種時序邏輯電路。GAL器件具有靈活的輸出結構，它的輸出端設置了可編程的輸出邏輯宏單元(OLMC, Output Logic Macro Cell)，通過編程可以將OLMC設置成不同的輸出方式，具有很強的通用性。GAL的輸出邏輯宏單元能實現(xiàn)專用輸入、專用組合、輸出反饋組合、輸出時序電路組合輸出、寄存器輸出等邏輯功能。CPLD大多是基于乘積項(ProductTerm)技術和E2PROM(或Flash)工藝的；FPGA一般是基于查找表(LUT)技術和SRAM工藝的。CPLD的布線結構決定了它的時序延遲是均勻的和可預測的；FPGA的布線結構導致了傳輸延遲是不相等的、不可預測的，這會給設計工作帶來麻煩，也限制了器件的工作速度。雖然CPLD和FPGA的集成度都可達到數(shù)十萬門，但相比較而言，CPLD更適合于完成各類算法和組合邏輯；而FPGA則更適合于完成時序較多的邏輯電路。④ CPLD比FPGA使用起來更方便。基于SRAM編程的FPGA在系統(tǒng)斷電時編程信息會隨之丟失，因此每次開始工作時都要重新裝載編程數(shù)據(jù)。CPLD通過修改具有固定內(nèi)連電路的邏輯功能來編程；FPGA主要通過改變內(nèi)部連線的布線來編程。⑥ 一般情況下，CPLD的功耗要比FPGA的大，且集成度越高越明顯。第7章講述的PROM就是一種PLD器件，PROM之后產(chǎn)生了可編程邏輯陣列(PLA, Programmable Logic Array)、可編程陣列邏輯(PAL, Programmable Array Logic)、通用陣列邏輯(GAL, Generic Array Logic)、復雜可編程邏輯器件(CPLD, Complex Programmable Logic Device)和現(xiàn)場可編程門陣列(FPGA, Field Programmable Gate Array)等幾種類型。宏單元是CPLD的基本結構，由它來實現(xiàn)基本的邏輯功能。各邏輯陣列塊LAB之間通過可編程連線陣列PIA連接進行信號傳遞。 解：FLEX 10K系列在結構上包括嵌入式陣列塊(EAB, Embedded Array Block)、邏輯陣列塊(LAB)、快速通道(Fast Track)互連和輸入/輸出單元(IOE, InOut Element)四部分。EAB用來實現(xiàn)邏輯功能時，每個EAB可相當于大約100～300個等效門，能方便地構成乘法器、加法器、糾錯電路等模塊，并由這些功能模塊可以進一步構成諸如數(shù)字濾波器、微控制器等系統(tǒng)。在這個LUT中，組合功能是通過查找表而不是通過運算來完成的，其速度比用常規(guī)邏輯運算實現(xiàn)時更快，且這一優(yōu)勢因EAB的快速訪問而得到了進一步加強。第9章自測題 判斷題1. √ 2. 3. √ 4. √ 5. √ 6. √ 7. 8. √ 9. √ 10√ 選擇題1．C D 2．B 3．C 4．A 5．D 6．B 7．B 8．A 填空題1．采樣 保持 量化 編碼 2．轉換精度 轉換時間（轉換率）習題 解：最小模擬輸出電壓，分辨率。：9位。：。：采樣 保持 量化 編碼，采樣信號的最低頻率10kHz。：(1)0110111010 (2)。如果，不能完成模數(shù)轉換，因為反向積分過程中計數(shù)器將產(chǎn)生溢出，產(chǎn)生錯誤
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