【正文】 單片機(jī)可以對(duì)數(shù)據(jù)進(jìn)行處理否則單片機(jī)等待。 模塊工作方式為：當(dāng)產(chǎn)生試驗(yàn)數(shù)據(jù)時(shí)通過(guò)WRCLK時(shí)鐘將數(shù)據(jù)存入模塊內(nèi)嵌的存儲(chǔ)器中，要結(jié)束一組數(shù)據(jù)輸入時(shí)將RBGIN置高電平，正常顯示時(shí)RBGIN置為低，此值為一組數(shù)據(jù)顯示的結(jié)束標(biāo)志。模塊內(nèi)部用于單片機(jī)讀數(shù)據(jù)地址是本模塊自動(dòng)產(chǎn)生（即每?jī)蓚€(gè)rxd上升沿讀地址加一），模塊從內(nèi)嵌存儲(chǔ)器取數(shù)據(jù)當(dāng)檢測(cè)數(shù)據(jù)的REGIN是1時(shí)，模塊內(nèi)讀地址自動(dòng)改成000H，實(shí)現(xiàn)循環(huán)取數(shù)。圖31 FPGA嵌入式存儲(chǔ)器模塊模塊部分程序： RBGIN=RBGIN_1。EVENT AND RXD=39。 THEN CLK=NOT CLK。139。139。039。 ELSE ADDRESS=ADDRESS+39。 END IF。139。039。 END IF。DOUT=DOUT_1。167。并采用匯編語(yǔ)言編程，實(shí)現(xiàn)信息顯示，硬件連接如圖211，8位數(shù)據(jù)線。由于采用單片機(jī)片內(nèi)存儲(chǔ)器，則EA/VP腳必須接+5V，RESET是復(fù)位腳，低電平有效，復(fù)位輸入必須保持1ms以上。設(shè)計(jì)中我們?cè)趩纹瑱C(jī)存儲(chǔ)區(qū)開辟一個(gè)漢字庫(kù)。實(shí)現(xiàn)數(shù)據(jù)的顯示。如下主程序流程圖詳細(xì)講述系統(tǒng)的執(zhí)行流程。 圖32單片機(jī)主程序流程圖 167。GDM12864A 的指令功能非常簡(jiǎn)單，指令一覽表如下表所示。第一條和第二條指令為顯示狀態(tài)設(shè)置類；其余指令為數(shù)據(jù)讀／寫操作指令。狀態(tài)字為一個(gè)字節(jié)，其中僅有3位有效位，它們是：
BUSY 表示當(dāng)前 GDM12864A 接口控制電路運(yùn)行狀態(tài)。此時(shí)接口電路被封鎖，不能接受除讀狀態(tài)字以外的任何操作。 ON／OFF 表示當(dāng)前的顯示狀態(tài)。 RESET 表示當(dāng)前 GDM12864A 的工作狀態(tài)，即反映RST端的電平狀態(tài)。當(dāng)RST為高電平狀態(tài)時(shí)，GDM12864A 為正常工作狀態(tài)，RESET=0。只有在BUSY=0時(shí)，計(jì)算機(jī)對(duì)GDM12864A 的操作才能有效。若不為“0”，則計(jì)算機(jī)需要等待，直至 BUSY=0為止。D位為顯示開／關(guān)的控制位。此時(shí)在狀態(tài)字中 ON／OFF=0?！?顯示起始行設(shè)置（Display Start Line）RSR/WDB7DB7DB5DB4DB3DB2DB1DB00011顯示起始行（0~63） 該指令設(shè)置了顯示起始行寄存器的內(nèi)容。如果定時(shí)間隔地，等間距地修改（如加一或減一）顯示起始行寄存器的內(nèi)容，則顯示屏將呈現(xiàn)顯示內(nèi)容向上或向下平滑滾動(dòng)的顯示效果。GDM12864A 將顯示存儲(chǔ)器分成8頁(yè)，指令代碼中P2～PO就是要確定當(dāng)前所要選擇的頁(yè)面地址，取值范圍為0～7H，代表第l～8頁(yè)?！?列地址設(shè)置（Set Y address）RSR/WDB7DB7DB5DB4DB3DB2DB1DB001Y address(0~63) 該指令設(shè)置了Y地址計(jì)數(shù)器的內(nèi)容，C5～CO＝O～3FH（1～64）代表某一頁(yè)面上的某一單元地址，隨后的一次讀或?qū)憯?shù)據(jù)將在這個(gè)單元上進(jìn)行。
頁(yè)面地址的設(shè)置和列地址的設(shè)置將顯示存儲(chǔ)器單元唯一地確定下來(lái)，為后來(lái)的顯示數(shù)據(jù)的讀／寫作了地址的選通。操作完成后列地址計(jì)數(shù)器自動(dòng)加一。LCD控制顯示函數(shù)如下。輸出數(shù)據(jù) SETB E CLR E CLR CS1 RETWD2: SETB CS2 ；寫顯示數(shù)據(jù)（右） LCALL RDY SETB DI CLR RW MOV P0,20H ；輸出數(shù)據(jù) SETB E ；使能信號(hào)E=1 CLR E ；使能信號(hào)E=0 CLR CS2 RET 此函數(shù)完成LCD讀寫指令控制，及左右半屏數(shù)據(jù)的寫入。 漢字取模由GDM12864A 的DDRAM地址表可得出漢字的取模方式，在本設(shè)計(jì)中我們選用PctoLCD2002完美版，CS1=1CS2=1Y=01。6263行號(hào)X=0↓X=7DB0↓DB7DB0↓DB7DB0↓DB7DB0↓DB7DB0↓DB7DB0↓DB7DB0↓DB7DB0↓DB7DB0↓DB7DB0DB70↓7DB0↓DB7DB0↓DB7DB0↓DB7DB0↓DB7DB0↓DB7DB0↓DB7DB0↓DB7DB0↓DB7DB0↓DB7DB0↓DB78↓55DB0↓DB7DB0↓DB7DB0↓DB7DB0↓DB7DB0↓DB7DB0↓DB7DB0↓DB7DB0↓DB7DB0↓DB7DB0↓DB756↓63圖33 DDRAM地址表設(shè)計(jì)中我們漢字選用16*16的點(diǎn)陣取模，字母，字符，數(shù)字選用16*8的點(diǎn)陣取模方式。圖34 軟件設(shè)置（a） 圖35 軟件設(shè)置（b） 第4章 開發(fā)環(huán)境167。 uVision2 支持所有的KEIL 8051 工具，包括C編譯器，宏匯編器，連接/定位器，目標(biāo)代碼到HEX的轉(zhuǎn)換器。 全功能的源代碼編輯器。 項(xiàng)目管理器用來(lái)創(chuàng)建和維護(hù)你的項(xiàng)目。 所有的開發(fā)工具的設(shè)置都是對(duì)話框形式的。 高級(jí)GDI(AGDI)接口用來(lái)在目標(biāo)硬件上進(jìn)行軟件調(diào)試，以及和Monitor51進(jìn)行通信。 uVision2調(diào)試器的特性只與PK51和DK51套件具備。此調(diào)試器包含一個(gè)高速模擬器，能夠讓你模擬整個(gè)8051系統(tǒng)，包括片上外圍器件和外部器件，當(dāng)你從器件庫(kù)中選擇器件時(shí)，這個(gè)器件的特性將自動(dòng)配置。 利用高級(jí)的GDI(AGDI)接口，把uVision2調(diào)試器綁定到你的目標(biāo)系統(tǒng)。 系統(tǒng)調(diào)試軟件Quartus IIQuartus II軟件提供了可編程片上系統(tǒng)(SOPC)設(shè)計(jì)的一個(gè)綜合開發(fā)環(huán)境，是進(jìn)行SOPC設(shè)計(jì)的基礎(chǔ)。圖42 Quartus軟件的開發(fā)流程Quartus設(shè)計(jì)軟件根據(jù)設(shè)計(jì)者需要提供了一個(gè)完整的多平臺(tái)開發(fā)環(huán)境，它包含整個(gè)FPGA和CPLD設(shè)計(jì)階段的解決方案。Quartus軟件支持VHDL和Verilog HDL硬件描述語(yǔ)言的設(shè)計(jì)輸入、基于圖形的設(shè)計(jì)輸入方式以及集成系統(tǒng)級(jí)設(shè)計(jì)工具。QuartusII 軟件中的工程由所有設(shè)計(jì)文件和與設(shè)計(jì)有關(guān)的設(shè)置組成。 可以使用Settings 對(duì)話框（Assignments 菜單）和 Assignment Editor 設(shè)定初始設(shè)計(jì)約束條件。 FPGA模塊測(cè)試 FPGA嵌入式模塊總仿真圖如下，ADDRESS為讀地址數(shù)據(jù)，data1為寫入數(shù)據(jù)，WRADD為寫地址數(shù)據(jù)，dout為輸出數(shù)據(jù)，rxd為來(lái)自單片機(jī)產(chǎn)生的讀時(shí)鐘。Wrclk向存儲(chǔ)器模塊寫時(shí)鐘。Address為讀地址，讀時(shí)鐘rxd按address地址從存儲(chǔ)器里讀數(shù)據(jù)，通過(guò)dout傳送給單片機(jī)。 單片機(jī)驅(qū)動(dòng)測(cè)試 輸入單片機(jī)驅(qū)動(dòng)LCD程序代碼，點(diǎn)擊仿真按鈕，程序無(wú)語(yǔ)法錯(cuò)誤。通過(guò)觀察p0，p1，p2數(shù)據(jù)的變化，來(lái)驗(yàn)證代碼的正確性。圖52單片機(jī)驅(qū)動(dòng)測(cè)試167。則整機(jī)系統(tǒng)測(cè)試需要用VHDL程序通過(guò)試驗(yàn)測(cè)試。 程序中我們需要信號(hào)發(fā)生器產(chǎn)生一個(gè)三角波，信號(hào)頻率為1024hz，在編寫的程序時(shí)，我們需要向FPGA存儲(chǔ)器模塊中寫入“三角波，頻率，幅度”漢字，和靈活顯示的數(shù)據(jù)。 “幅度”放在第三行，數(shù)據(jù)放在漢字后面，漢字?jǐn)?shù)據(jù)也用“：”隔開。將編寫的測(cè)試代碼下載到試驗(yàn)箱，通過(guò)觀察LCD顯示結(jié)果（如圖53）。 圖53 系統(tǒng)測(cè)試LCD顯示內(nèi)容通過(guò)LCD顯示結(jié)果表明系統(tǒng)方案正確，設(shè)計(jì)滿足要求。在眾多的應(yīng)用領(lǐng)域中, 少量改動(dòng)程序和字符即可滿足用戶的不同需求。我們認(rèn)為,理解了控制顯示原理,再參考數(shù)據(jù)手冊(cè)就很容易掌握其應(yīng)用。本文介紹了GDM12864A 液晶顯示模塊的性能特點(diǎn)和工作原理, 以51單片機(jī)為例討論了微控制器和GDM12864A液晶控制模塊的串行控制接口實(shí)現(xiàn)方法, 并給出了具體實(shí)現(xiàn)電路和顯示漢字及圖形的相關(guān)程序。參考文獻(xiàn)[1] 李維堤, [M].北京: 電子工業(yè)出版社, 1996[2] 語(yǔ)言應(yīng)用程序設(shè)計(jì)[M].北京: 北京航空航天大學(xué)出版社, 2001[3] 控制器圖形液晶顯示模塊使用手冊(cè)[Z]. 北京: 清華蓬遠(yuǎn)公司, 2000[4] 張毅剛, 51 單片機(jī)應(yīng)用設(shè)計(jì)[M].哈爾濱: 哈爾濱工業(yè)大學(xué)出版社, 1997[5] 陳　鋮,宋曙春. 基于T6963C控制器的液晶顯示模塊組成原理[ J ]. 信息工程大學(xué)學(xué)報(bào), 2003, 4 (3) : 26229.[6] 王建校. 51系列單片機(jī)及C51程序設(shè)計(jì)[M ]. 北京:科學(xué)出版社, 2002.[7] 胡凱, 機(jī)的通信[J],22(4 1):208 209[8] 皮大能, LCD 顯示器與PIC16F877 單片機(jī)連接[J]微計(jì)算機(jī)信息,2004,20(10):94 95.[9] 單片機(jī)的自動(dòng)存取柜的設(shè)計(jì)與實(shí)現(xiàn)[J]微計(jì)算機(jī)信息,2006,22(1 2):101 103.[10] 李維諟,[M]. 北京: ,6.[11] 單片機(jī)使用教程 提高篇[M]. .[12] 胡漢才. 單片機(jī)原理及系統(tǒng)設(shè)計(jì). 北京:清華大學(xué)出版社, 2002[13][14] LCM12832ZK 和C8051F124 接口[J].微計(jì)算機(jī)信息,2004,5[15] :電子工業(yè)出版社, 37[16] [M ].北京：機(jī)械工業(yè)出版社，2004.[17] David The VHDL handbook .KLUWER Academic Pubishers,1989[18] IEEE Standard VHDL Language Reference Manual .IEEE Press,1987[19] VHDL Language Reference Guide,Alde NV USA,1999[20] VHDL Referenc Guide,Xilinx Jose USA,1998[21] Stephen Brown,Zvonko of Digital with VHDL Professional,2003致　謝 本設(shè)計(jì)我是在外面公司實(shí)習(xí)期間做的。這幾年里在學(xué)習(xí)方面，齊老師給了我很大的教導(dǎo)。老師曾經(jīng)告訴我們做事要認(rèn)真，謹(jǐn)慎，踏實(shí)。在論文完成之際，特向齊老師表示由衷的感謝，并祝齊老師身體健康、心想事成。 感謝所有在我畢業(yè)設(shè)計(jì)中給我?guī)椭耐瑢W(xué)。 二零零八年六月于河南科技大學(xué)外文資料原文AT24C01The AT24C01 provides 1024 bits of serial electrically erasable and programmable read only memory (EEPROM) organized as 128 words of 8 bits each. The device is optimized for use in many industrial and mercial applications where low power and low voltage operation are essential. The AT24C01 is available in space saving 8pin PDIP, 8pin TSSOP, and 8pin JEDEC SOIC packages and is accessed via a 2wire serial interface. In addition, the entire family is available in ( to ) and ( to ) versions. Block DiagramPin Description :SERIAL CLOCK (SCL): The SCL input is used to positive edge clock data into each EEPROM device and negative edge clock data out of each DATA (SDA): The SDA pin is bidirectional for serial data transfer. This pin isopendrain driven and may be wireORed with any number of other opendrain or open collector Organization AT24C01, 1K SERIAL EEPROM: Internally organized with 128 pages of 1 byte 1K requires a 7bit data word address for random word addressing. Pin Capacitance:Applicable over remended operating range from TA =25176。Cto+85176。Cto+70176。Cto+85176