【正文】 Gold族2n1個序列已不再是m序列，也不具有m序列的游程特性。由于Gold碼的這一特性，使得碼族中任一碼序列都可作為地址碼，其地址數(shù)大大超過了用m序列作地址碼的數(shù)量。(2) Gold碼序列的周期性自相關函數(shù)是三值(u1,u2,u3)函數(shù)，同一優(yōu)選對產(chǎn)生的Gold碼的周期性互相關函數(shù)為三值函數(shù)，同長度的不同優(yōu)選對產(chǎn)生的Gold碼的周期性互相關函數(shù)不是三值函數(shù)。(u1,u2,u3)的值分別如下：u1=1,u2=2n+122n+22 n為奇數(shù) n為偶數(shù)，u3=(2n+12+1)(2n+22+1) n為奇數(shù) n為偶數(shù) (31)與m序列相比，Gold碼序列具有良好的互相關特性，系統(tǒng)采用這種碼可以提供良好的多址功能。 具體實現(xiàn)7階m序列的所有本原多項式系數(shù)(共18個)如下：0：(1，0，0，0，0，0，1，1) 1：(1，0，0，0，1，0，0，1)2：(1，0，0，0，1，1，l，1) 3：(1，0，0，1，0，0，0，1)4：(1，0，0，1，1，l，0，1) 5：(1，0，1，0，0，l，1，1)6：(1，0，1，0，1，0，1，1) 7：(1，0，1，1，1，0，0，1)8：(1，0，l，l，l，l，l，1) 9：(1，l，0，0，0，0，0，1)10：(1，1，0，0，l，0，1，1) 11：(1，1，0，1，0，0，1，1)12：(1，1，0，1，0，1，0，1) 13：(1，1，1，0，0，1，0，1)14：(1，1，1，0，1，1，l，1) 15：(1，1，1，1，0，0，0，1)16：(1，l，l，1，0，1，l，1) 17：(1，1，1，l，1，1，0，1)所有優(yōu)選對為(共90個)：{0，l}，{0，2)，{0，3}，{0，5}，{0，6}，{0，7}，{0，8}，{0，11}，{0，13}，{0，16}，{l，2}，{l，4}，{1，5}，{1，6}，{1，8}，{1，9}，{l，1l}，{1，12}，{1,14}，{2，4}，{2，5}，{2，6}，{2，7}，{2，8}，{2，11}，{2，12}，{2，14}，{3，6}，{3，7}，{3，9}，{3，l0}，{3，12}，{3，13}，{3，15}，{3，16}，{3，17}，{4，5}，{4，8}，{4，9}，{4，l0}，{4，12}，{4，14}，{4，15}，{4，17}，{5，8}，{5，9}，{5，l0}，{5，11}，{5，12}，{5，14}，{6，7}，{6，8}，{6，11}，{6，13}，{6，15}，{6，16}，{7，8}，{7，11}，{7，13}，{7，15}，{7，16}，{7，17}，{8，11}，{8，14}，{8，16}，{9，l0}，{9，12}，{9，13}，{9，14}，{9，15}，{9，17}，{l0，12}，{10，13}，{10，14}，{10，15}，{10，16}，{10，17}，{11，13}，{11，14}，{11，16}，{12，14}，{12，15}，{12，17}，{13，15}，{13，16}，{13，17}，{14，17}，{15，16}，{15，17}，{16，17}碼分多址(CDMA)系統(tǒng)中用不同偽隨機碼來區(qū)分不同的用戶，因此本系統(tǒng)中用了四組Gold序列來區(qū)分兩個不同用戶，分別采用的是優(yōu)選對{0，1}，{0，2}，{0，3}，{0，4}四組所需的多項式都為內(nèi)置的m序列。下面是Gold1碼產(chǎn)生的代碼，Gold2，Gold3，Gold4產(chǎn)生的方法類似。 input setm1。 input rst_n。 reg[6:0] m1。 always (posedge clk or negedge rst_n) if (!rst_n) begin m1=739。 m2=739。 end else if (setm1) gold1=139。 else begin gold1=m1[0]^m2[0]。 //m1序列反饋段 m1[5]=m1[6]。 m1[3]=m1[4]。 m1[1]=m1[2]。 m2[6]=m2[0]^m2[4]。 m2[4]=m2[5]。 m2[2]=m2[3]。 m2[0]=m2[1]。在相加的過程中，Gold碼序列里的“0”代表正電平,記做“+1”，“1”代表負電平,記做“1”。具體轉(zhuǎn)換后的表示方法如下：最高位是符號位,用來表示正負，與先前不同的是“0”表示負，“1”表示正；后面兩位是數(shù)值位，用來表示相加結(jié)果的絕對值，“00”表示0，“01”表示1，“10”表示2，“11”表示3。該相加合成器不是簡單的加法器，用VHDL語言較容易實現(xiàn)。use 。entity madd isport(clock:in std_logic。out_sign:out std_logic。end madd。variable i:integer range 0 to 3。if(clock39。139。039。 end if。 if one_count2 then one_count:=2one_count。039。 out_sign=39。 //實現(xiàn)除2功能 end if。end if。end chen。同過Gold碼良好的自相關特性捕捉同步。偽碼的同步捕獲即初始同步，最常用的是滑動相關法。對于偽隨機碼組，由于具有良好的相關性能，當相對滑動的結(jié)果是收發(fā)兩端的相位相符時，相關器輸出最大值。系統(tǒng)轉(zhuǎn)入跟蹤。 相關檢測器流程圖 積分器的實現(xiàn) 積分器的作用是實現(xiàn)合路信號數(shù)值為的累加或累減，累加或累減有輸入積分器的符號位確定。根據(jù)前面的規(guī)定：Gold碼中的“0”用正電平代替，“1”用負電平代替；而合路信號的符號位與之相反，“0”代表負電平，“1”代表正電平。設合路信號的符號位為A接收端Gold碼信號為B由式（41）得到相乘后的結(jié)果為符號位sign： Sigh=A*B=10 if A=Bif A=B (41)當輸入積分器的符號位sign為“1”時，數(shù)值位data就在原來的基礎上累加；反之則做累減運算，直到一個Gold碼周期結(jié)束為止。：積分器實現(xiàn)代碼如下：library ieee。use 。entity digint isport(clk:in std_logic。en:in std_logic。data_abs:in std_logic_vector(1 downto 0)。int_abs:out std_logic_vector(6 downto 0))。architecture fun of digint isbeginprocess(clk,clrn)variable ind:integer range 0 to 3。beginind:=CONV_INTEGER(data_abs)。event and clk=39。)then if clrn=39。then re:=0。139。039。 else re:=re+ind。 end if。 if re0 then int_sign=39。 int_abs=conv_std_logic_vector(re,7)。139。 end if。end process。 積分器RTL級視圖 比較器的實現(xiàn)比較器的作用是比較積分器的輸出值與系統(tǒng)的同步尖峰值的大小。如果小于尖峰值就輸出一個信號和分頻器的輸出進行與非運算生成控制信號控制本地Gold碼生成器使其置位，即向后滑動一個chip，直到同步為止。本實驗中，相關器輸出的最大值是64，故參考值取為32左右就可以了。D=10 ififi=1127dataiCi=1127dataiC (42) 。use 。entity cmp127 isport(dataa:in std_logic_vector(7 downto 0)。clk:in std_logic。end cmp127。beginprocess(clk)beginif(clk39。139。139。039。end if。alb=inta。 比較器RTL級視圖 分頻器的實現(xiàn)分頻器的作用是將輸入的時鐘信號進行127分頻，分頻信號的占空比為1:126，也就是說其中低電位的脈沖寬度為輸入時鐘信號的一個周期。另外一個作用是和比較器CMP127輸出信號經(jīng)過一個與非門后，產(chǎn)生控制信號在沒有同步的情況下對接收端偽隨機碼發(fā)生器置位，也就相當于接收端的偽隨機碼滑動了一個切普，直到接收端的偽碼跟發(fā)送端的偽碼同步為止。分頻器的實現(xiàn)代碼如下：library ieee。entity fd127 isport(clk:in std_logic。en:in std_logic。end fd127。begin process(clk,clrn)variable count127:integer range 0 to 127。event and clk=39。)then if clrn=39。 then count127:=0。039。139。 out_signal=39。 else count127:=count127+1。039。 else out_signal=out_signal。end if。end process。 分頻器RTL級視圖 分頻器仿真波形 其他模塊接收端相關檢測器除了積分器模塊，比較器模塊和分頻器模塊外還有一個異或門同步指示模塊和本地偽碼發(fā)生器模塊。設計上也是最為復雜的部分。接收端的偽碼發(fā)生器模塊和發(fā)送端的偽碼發(fā)生模塊構(gòu)造的Gold結(jié)構(gòu)上完全相同，但是發(fā)送端的偽碼做了失步置位處理，而接收端開始時不做任何處理，只有當不同步時接收到置位信號才產(chǎn)生置位信號，即相位滑動。每一路的相關檢測器的偽碼發(fā)生器和發(fā)送端的一一對應。輸入的兩路信號分別是發(fā)送端的偽隨機序列和接收端的偽隨機序列，作用是檢查接收端是否和發(fā)送端同步。，當同步時error穩(wěn)定為高電平。異或門的實現(xiàn)代碼如下：library ieee。entity sxor isport(in0:in std_logic。clk:in std_logic。end sxor。event and clk=39。)then if(in0=in1)then xorout=39。 else xorout=39。 end if。end process。 異或同步指示模塊仿真波形第5章 系統(tǒng)的調(diào)試與仿真本文針對該擴頻通信同步系統(tǒng)，選用Altera公司Cyclone2系列的EP2C8Q208C8芯片作為目標芯片，該芯片含有8256個邏輯單元，可用I/O腳為138個，總的RAM位達到165888位,最高工作頻率可以達到300MHz。,仿真后得到的時序波形，其中rst_n為發(fā)送端Gold碼的清零信號；clk為Gold碼的工作時鐘，其頻率設為10MHz。ref為相關檢測器輸入的參考信號，用8位二進制數(shù)表示，最高位表示符號位，“1”為正，“0為負,本系統(tǒng)的相關峰值大約為64，通常參考門限值取相關峰值的一半，仿真時為保證準確檢測，參考值設為“10100000”，也就是+34(比一半略高一些)；syn是收端Gold碼發(fā)生器1相位滑動的控制信號，如果發(fā)端Gold碼和收端Gold碼失步，就每隔128個時鐘周期，產(chǎn)生一個低電平對其置位，使之滑動一個碼元相位，在圖中為方便觀察，將syn反相得到其對收端Gold碼1置位時為高電平，平時為低電平；goldt1為發(fā)端Gold碼1的輸出；goldr1為收端Gold碼1的輸出其最終要與goldt1同步。,發(fā)端Gold碼out_mt0和收端Gold碼mout在stem1的作用下產(chǎn)生失步的仿真波形。在經(jīng)過多次滑動相關檢測并置位后，發(fā)端Gold碼和收端Gold碼達到同步。 系統(tǒng)頂層模塊 發(fā)端與收端Gold碼失步 收端Gold碼滑動一個碼元 收端Gold碼和發(fā)端Gold碼同步第6章 總結(jié)與展望 總結(jié)在本次設計實現(xiàn)中，我也遇到了很多問題例如原理圖輸入的方法，頂層文件的設置，系統(tǒng)如何進行仿真，在硬件語言編程中出現(xiàn)了很多錯誤等一些問題。擴頻通信以其抗干擾能力強、抗多徑衰落強、保密性好、可碼分多址通信等諸多優(yōu)點在現(xiàn)代通信系統(tǒng)中占據(jù)了強有力的地位，成為現(xiàn)代高技術(shù)通信傳輸方式。并利用verilog程序進行了系統(tǒng)性的仿真。(2)主要針對偽隨機碼良好的自相關特性，介紹同步系統(tǒng)的是如何捕捉同步。 (3)利用FPGA為核心的開發(fā)平臺進行系統(tǒng)的設計與仿真，并利用了兩種設計輸入法最大程度簡化構(gòu)造難度。(5)對各個模塊做綜合優(yōu)化，使系統(tǒng)能運行在較高速度上。(2)繼續(xù)深入研究軟件無線電在CDMA技術(shù)上的應用和另外兩種同步跟蹤技術(shù)的算法。(4)深入學習FPGA的相關知識，使自己在硬件設計上不斷提高。謝 辭本文的編寫是在鄧茜老師的悉心指導下完成的。鄧老師寬廣的胸懷、嚴謹?shù)闹螌W態(tài)度、實事求是的工作作風、敏銳的觀察力以及待人方面的寬松態(tài)度，都是我學習的榜樣，使我受益匪淺，終生難忘。機房良好、和諧、融洽、積極、向上的學習與工作氛圍為我的論文工作的順利完成提供了保證。最后，我要感謝我的父母。我學業(yè)的順利完成與他們的無私奉獻分不開，在此謹以此文獻給