基于vhdl的異步串行通信電路設計-閱讀頁
2025-07-11 12:13本頁面
【正文】 ,clr,clk1,clk3:in std_logic。Valid:out std_logic)。 architecture _receive10_arc of _receive10 is Signal Enable:std_logic :=39。 Signal Hold:std_logic :=39。 Signal N:std_logic_vector(0 to 2) :=000。 process(clk1,clr) variable Num:integer range 0 to 9 :=0。039。139。 Num:=0。 elsif (rising_edge(clk1)) then Q(Num)=(N(0) and N(1)) or (N(1) and N(2)) or (N(0) and N(2))。039。 else Num:=Num+1。 end if。 process(clk3,clr) variable m:integer range 0 to 2 :=0。039。 elsif(rising_edge(clk3)) then N(m)=。 else m:=m+1。 end if。 process(clr,) begin if clr=39。 then Hold=39。 elsif falling_edge() then Hold=39。 end if。 end _receive10_arc。 用MAX+plus II Baseline將上面兩個VHDL文件制成庫器件，然后在電路圖上調(diào)出來，最后做成的串行接收電路圖如圖4所示。 5 結(jié)束語 VHDL語言設計的出現(xiàn)從根本上改變了以往數(shù)字電路的設計模式,使電路設計由硬件設計轉(zhuǎn)變?yōu)檐浖O計,這樣提高了設計的靈活性,降低了電路的復雜程 度,修改起來也很方便。 本文設計出的基于VHDL異步串行通信電路，在實驗室已經(jīng)與計算機串口RS232進 行了通信實驗(注意：TTL和RS232邏 輯電平的轉(zhuǎn)換)。 參考文獻： [1] ARMSTRONG J R， FRAY F G. VHDL設計表示和綜合[M].李宗伯，：機械工業(yè)出版社， 2002. [2] SKAHILL [M].朱明程，：東南大學出版社,1998. [3] 仇玉章. 微型計算機系統(tǒng)接口技術(shù)[M]. 南京：江蘇科技出版社,1997. 9 /
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