【正文】 硬件框圖，這樣才能初步確立實現的方案，明確在以后的時間里自己所需要學習的東西和需要做的器件。 系統(tǒng)的實現對系統(tǒng)的大概規(guī)劃好后，然后就是對SOPC片上系統(tǒng)進行設計了。要進行設計，首先要對SOPC Builder了解，然后才能用SOPC Builder建立起一個SOPC 系統(tǒng)模塊。所以在這先介紹些主要組件。I/O端口既可以與片內邏輯連接，又可以與FPGA的外圍器件連接。沒給PIO最多可提供32個I/O端口。在主機的控制下，PIO從輸入端口捕獲數據并驅動數據到傳輸端口。當集成到SOPC Builder系統(tǒng)時，PIO具有兩個擁護可見的特征：① 1～32個I/O端口；② 4個寄存器映射。在許多系統(tǒng)設計中，JTAG UART可以完全取代RS232串口來實現系統(tǒng)與主機之間的通信。Avalon主外設(如NiosⅡ處理器)通過訪問JTAG接口的控制寄存器和數據寄存器來完成通信。主機可以通過下載電纜(如USBBlaster)連接到FPGA上。圖52所示為JTAG UART核以及它與FPGA內部的JTAG電路連接的框圖。JTAG UART核接口的用戶可見部分為data和control兩個32位寄存器，通過Avalon從端口可以訪問這兩個寄存器，Avalon主外設通過訪問這兩個寄存器來控制JTAG UART，并利用JTAG連接來傳輸數據。JTAG UART核提供一個高電平有效的中斷輸出信號，在數據可讀或寫FIFO可用時，JTAG UART可以請求中斷。FIFO的深度根據FPGA片內可用的存儲單元來確定。③ JTAG接口FPGA包含內嵌的JTAG控制電路，從而將器件的JTAG引腳與器件的內部邏輯連接起來。在QuartusⅡ對設計電路的編譯過程中，分析和適配這兩個步驟會自動生成JTAG復用器，無須用戶手工添加。FPGA內部所有的結點都復用同一個JATG連接。⑤ 器件支持和工具JTAG UART核支持Stratix，StratixⅡ，Cyclone和CycloneⅡ器件。為了顯示主機上的字符流，JTAG UART必須與A1tera提供的JTAG終端軟件結合起來使用。 (3)EPCS器件控制器基于Avalon總線的EPCS器件控制器允許NiosⅡ系統(tǒng)訪問Altera的EPCS串行配置器件。NiosⅡIDE中的Flash編程器允許用戶對EPCS器件進行管理和編程。因此，通過EPCS控制器，用戶可以進行以下操作：① 將程序代碼存儲在EPCS器件中。圖53顯示的是在典型的系統(tǒng)配置下EPCS器件控制器的框圖。利用HAL的Flash器件通用模型，用戶可以通過HAL的API與訪問其他的Flash器件一樣，訪問EPCS器件。用戶可以將NiosⅡ處理器配置為從EPCS控制器啟動。Altera的EPCS配置器件通過專用的FPGA引腳與之相連，而非通用的I/O引腳。如果在開發(fā)板上EPCS器件與FPGA相連接，并使EPCS器件通過AS等模式來配置FPGA，那么在QuartusⅡ中編譯SOPC Builder系統(tǒng)時，EPCS控制器的信號自動與EPCS器件相連，無須用戶手動連接。(4)FIFO的實現FIFO (First In First Out) 它是一種先進先出的數據緩存器，它與普通存儲器的區(qū)別是沒有外部讀寫地址線，這樣使用起來非常簡單，但缺點就是只能順序寫入數據，順序的讀出數據，其數據地址由內部讀寫指針自動加1完成，不能像普通存儲器那樣可以由地址線決定讀取或寫入某個指定的地址。通常其數據存放結構完全和RAM一致，只是存取方式有所不同。這是一個同步的FIFO在時鐘的上升沿作用下，當WR=0且FULL=0時，Data的數據將壓入FIFO堆棧。應注意，在任何時候只有一個數據輸出，而不像RAM那樣，只有在讀有效時才有數據輸出，平時為三態(tài)輸出。圖中剛開始的時候我們看到empty的輸出為1，說明寄存器中沒有存入數據，然后empty又立刻變?yōu)?，說明了有數據輸入了；看到當在第8個周期的時候，FIFO的滿信號full輸出為1，說明寄存器中已經存滿了8個數據，就不能在寫入數據了；當在第12個周期的時候，這時我們設置讀信號rd為1，那么數據就可以輸出了，而且數據是根據存入的順序來輸出的。 在實現33模板生成模塊的時候，由于需要輸出一個點周圍的8個點，那么就需要對數據選擇的時候進行設置。通過33模板生成模塊的原理圖我們可以看出，要想3行數據的前3位同時輸出，那么每個FIFO里面的數據加上兩個D觸發(fā)器里面的數據就是一行的數據，而我們處理的圖像是256256，所以這里就需要將FIFO的深度設置成254了，但在FIFO的設置里面卻沒有254這個選項，所以就必須自己來做個適合的FIFO來存儲數據了。FIFO模塊參數程序描述如下：GENERIC MAP ( add_ram_output_register = OFF, intended_device_family = Cyclone II, lpm_numwords = 254, lpm_showahead = OFF, lpm_type = scfifo, lpm_width = 8, lpm_widthu = 8, overflow_checking = ON, underflow_checking = ON, use_eab = ON ）在程序中設置了輸入、輸出的位寬，芯片類型以及我們需要修改的存儲深度，上面的程序中，lpm_numwords就是對FIFO深度的設置，由于我們需要的是254位的，所以設置為lpm_numwords = 254，然后就能夠生成深度為254的FIFO了。在進入SOPC Builder前，首先應該打開或者建立一個工程，這樣才能打開SOPC Builder，否則是打不開的；然后在Tool選項中選擇SOPC Builder，進入到SOPC Builder的工作界面，為所需要建立的系統(tǒng)命名；最后才進入到組件的添加界面。首先添加的是NiosⅡ軟核處理器即CPU，在System Contents選項下的Avalon Components中雙擊NiosⅡ ProcessorAltera Corporation，然后就會彈出Altera NiosⅡ對話框，在NiosⅡ Core配置選項中，點擊NiosⅡ/e區(qū)域，即選擇NiosⅡ/e，在點擊下方的Next進入下一項配置中；在JTAG Debug Module配置選項中，選擇Level 1，就選擇完畢了，再點擊Next進入下一項的選擇；下一項是Custom Instructions配置選項，這里是用來添加定制指令的，由于不需要添加什么，所以這里設置為空；最后點擊Finish，那么我的項目中就會增加一個NiosⅡ處理器，其名字默認為cpu_0，如果要改換其它名字，只需點到cpu_0后，點擊鼠標右鍵，在選項中選擇rename就可以了。接著添加I/O接口、epcs_controller以及jtag_uart，除了I/O端口需要將其設置為輸入輸出和數據長度外，epcs_controller和jtag_uart都是用系統(tǒng)默認的值，不需要我們改動。(2) 地址及中斷的設置在SOPC Builder中，可以利用系統(tǒng)自動地為添加好的組件進行地址分配和中斷設置，其具體操作是添加好系統(tǒng)的組件后點擊工具欄中的System選項，然后會顯示2個選擇：Auto_Assign Base Addresses和Auto_Assign IRQs，前者是讓系統(tǒng)自動分配基地址，后者是讓系統(tǒng)自動分配中斷。點擊System Generation選項卡， system module logic in ModelSim(tm) project files，選擇完后，點擊Generate，進行系統(tǒng)的生成的任務。我在第一次進行系統(tǒng)生成的時候就出現了錯誤，結果檢查了很久都沒檢查出來，最后才發(fā)現是由于在對文件夾進行命名的時候將文件夾明明成了中文，結果系統(tǒng)不能識別，所以產生了錯誤。由于經驗建立好了相應的模塊，就需要創(chuàng)建頂層文件了，由于使用圖形輸入的，所以這里用Block diagram/Schematic File定義頂層文件。頂層文件連好后如圖510所示：圖510 中值濾波頂層文件圖圖中共有5個模塊，上面右邊的是一個地址發(fā)生器； 最右邊的是一個SRAM，用來存放處理好后的數據；下面左邊的是33模板封裝后的圖，其右邊的則是中值濾波模塊。數據輸出后經過中值濾波模塊進行處理后，然后在傳輸給SRAM進行存儲，這樣就完成了中值濾波。這樣就實現了一幀圖片的中值濾波。在對系統(tǒng)進行仿真前，首先要對輸入信號進行設置，由于我們是驗證254位FIFO的功能是否正確，那么就要看它是否在存入254個數據后有滿信號輸出，然后在看讀、寫信號的功能是否正確。在第254個時鐘的上升沿來臨的時候，由于FIFO一直只有讀入，沒有輸出，所以這時的FIFO已經存滿了數據，那么這時FIFO的滿信號full就應該輸出為1，表示已經存滿了，從圖中可以看出full輸出的確實是1。由于254位FIFO的設計是為實現33模板生成模塊提供基礎，那么它的正確與否直接關系到整個系統(tǒng)能否正確的實現功能，通過對其功能仿真證明了254位FIFO是對的，那么就可以實現33模板生成模塊了。在仿真前首先要對輸入信號進行設置，由于數據是每個周期都要來的，所以兩個寫信號都設置為1，一直都不改變，否則會造成數據的流失；由于兩個FIFO都是254位，需要在它們都存滿數據后才輸出，但FIFO的讀信號本來是通過片上系統(tǒng)來控制的， 而這里沒有進行聯調，所以自己設置在地254個周期到來時，兩個FIFO的讀信號都為1，這樣FIFO（A）中就存入了第一行數據的前254個數據，而FIFO（B）中則存滿了0。圖62則是對33模板生成模塊的仿真圖：圖62 33模板生成模塊輸出驗證從圖62中的數據可以看出，圖中下方的9行數據分別是z11到z33。圖中第一列數據分別是13131313131312133和130，通過查詢原圖片的灰度值可以確定正是輸出的第一行、第二行和第三行的前三個數據，這也是我們所期望的輸出，然后取后面的幾組數據與原數據進行比較，也是原圖像的灰度值，證明的模塊的功能是正確的。 中值選取模塊的調試中值的選取是為了將圖像中的脈沖噪聲過濾掉，而這些噪聲的象素值通常是極大或極小的，這樣通過取鄰域中象素的中間值就能將其過濾掉。中值選取思想是想將輸入的9個數據中的8個數據進行從大到小的排序，然后再將剩下的1個數與排好的數據從小到大的進行比較，這樣就實現了9個數據的排序，最后取第5個輸出就是數據的中間值了。其功能仿真如圖63所示：圖63中值選取仿真波形通過圖63我們可以看出，對于輸入的9個隨即數據，中值選取模塊可以將它們按照從小到大的順序輸出，這樣就證明模塊功能的正確性。 系統(tǒng)的調試及功能仿真系統(tǒng)的實現是由硬件和軟件聯合實現的，軟件部分主要是片上系統(tǒng)通過FIFO的滿信號（full）來控制FIFO的讀信號（rd），當滿信號輸出為1時，即FIFO里面存滿了數據，則通過片上系統(tǒng)給FIFO的讀信號置為1，讓FIFO開始讀出數據，因為只有當FIFO中存滿了數據才能實現33模板生成模塊的正確輸出。通過多次得仿真和調試后，終于得到了比較滿意的數據輸出。系統(tǒng)功能仿真如圖64所示：圖64 系統(tǒng)功能仿真圖在圖64中，我們可以看到10行數據，上面的9個數據分別是z11到z33，最后一行便是這9個數據的中值。 處理結果及分析 圖65 原始圖像 圖66 加入椒鹽噪聲的圖像圖67 處理后的圖像從圖像的處理結果可以看出，在對椒鹽噪聲進行處理的時候，系統(tǒng)能有效的將噪聲去除掉，而且對圖像的細節(jié)也能較好地保護，僅在下面部分產生了點模糊。結 論經過將近五個月的畢業(yè)設計，已經基本完成了本課題的設計任務。在設計時，通過使用基于FPGA的功能模塊和自己編寫的功能模塊實現了系統(tǒng)的核心算法。將在SOPC Builder中生成的片上嵌入式軟核CPU作為系統(tǒng)的信號控制模塊，并且將軟件與硬件進行聯合調試。在此次設計中，我主要完成了以下工作：(1) 完成對片上系統(tǒng)的設置及系統(tǒng)的生成；(2) 完成了對深度為254位FIFO的設計及實現；(3) 通過硬件實現了33模板生成模塊的正確輸出，為中值濾波提供了實現的基礎；(4) 完成了中值選取模塊的實現，并最終完成了整個中值濾波系統(tǒng)的功能仿真。首先，由于此次設計是基于SOPC的，而SOPC又是現在嵌入式研究的熱點，所以在設計時不僅學到了不少的專業(yè)知識，同時也對SOPC相關軟件的使用有一定的了解，這使我在以后的工作選擇上有了一定的優(yōu)勢；其次，培養(yǎng)了自己的自學能力，對問題的分析與解決也學會了換個角度思考；最后深深的認識到團隊協作是多么的重要，因為你遇到的問題也許其他人也遇到了并且也解決了，或是他人有更好的方法。在此我對我的父母表示深深的感激，父親和母親永遠是我精神動力和支柱。在此，還要感謝實驗室的兩位師兄何涌和祝本明，在我畢業(yè)設計的過程中在他們的幫助下使得我的工作能夠很順利的進行。感謝各位對我的幫助和關心，再次表示深深的感謝！謹以此文獻給所有關心和幫助過我的人！參考文獻[1] Aishy Amer, Eric Dubois, Fast and Reliable StructureOriented Video Noise Estimation[J]. IEEE Transactions on Circuits and Systems for Video Technology, 2005, 15（1）：113~118[2] ShihChang Hsia, ChungLong Chen, A Fast Efficient Restoration Algorithm for HighNoiseRatio Image Using Feature Adaptive Approach