【正文】 0，反之為1。圖314 區(qū)域選擇的頂層模塊圖圖315 區(qū)域選擇模塊的仿真圖 由仿真結(jié)果我們可以看出當(dāng)cos_F、F_n均為0或者均為1的時(shí)候，輸出F_out為0，反之輸出F_out為1圖316為掃描模塊的額內(nèi)部連接圖，圖317為在發(fā)射控制模塊的作用下，各個(gè)掃描模塊進(jìn)行掃描的仿真圖圖316 掃描模塊的內(nèi)部模塊連接圖317 掃描頂層模塊的仿真圖 由仿真圖，我們可以看出，在寫信號(hào)的控制下，模塊先將對(duì)應(yīng)的數(shù)據(jù)傳給不同的端口，當(dāng)收到收據(jù)之后，掃描模塊開始進(jìn)行掃描過程，整個(gè)掃描過程分為三個(gè)循環(huán)的過程，速度最快的是對(duì)于通道數(shù)目的掃描，當(dāng)通道數(shù)目完成一整個(gè)掃描過程，角度的掃描才會(huì)在原有的基礎(chǔ)上進(jìn)行自動(dòng)加一，而當(dāng)角度掃描完成一個(gè)完整的過程之后，在PO_en信號(hào)的使能下，PO模塊才進(jìn)入到掃描狀態(tài)，而PO的初始值，就是我們預(yù)先設(shè)定的數(shù)值大小。超聲相控陣的偏轉(zhuǎn)聚焦等特性都是由這一部分?jǐn)?shù)據(jù)進(jìn)行控制的。第一級(jí)緩存采用的時(shí)鐘和掃描模塊中的時(shí)鐘信號(hào)保持一致，當(dāng)緩存模塊接收到算法寫信號(hào)的時(shí)候，便開始向第一級(jí)緩存中加入通過掃描模塊得到的數(shù)據(jù)，當(dāng)數(shù)據(jù)加載完成之后，如果接收到發(fā)射控制模塊發(fā)射的count_st信號(hào)，第一級(jí)緩存中的數(shù)據(jù)，就在時(shí)鐘的作用下開始存放到第二級(jí)緩存模塊中。加入緩存模塊除了可以保證數(shù)據(jù)同步之外，還可以保證數(shù)據(jù)傳輸?shù)目煽啃浴?．4．1 聚焦算法的基本原理 超聲相控陣的延遲細(xì)分算法實(shí)現(xiàn)的基本原理是由三角形的余弦定理推到出來：圖318 聚焦算法推到的示意圖如圖318所示，P點(diǎn)為超聲相控陣中各個(gè)通道的聚焦位置，它與中心晶片之間的距離為PO，那么在中，根據(jù)三角形的余弦定理我們可以得到如下的計(jì)算公式[19]： ()我們假設(shè)中心晶片與焦點(diǎn)之間的距離為標(biāo)準(zhǔn)，即認(rèn)為PO之間的延遲信息量為0，其他路徑得到的延遲量都是與該路徑的差值，我們可以得到相應(yīng)的波成差為： ()如果我們知道超聲波在鋼鐵中的傳播速度為V，那么我們就可以得到延遲的時(shí)間[18]為： () () d表示的是相鄰晶片之間的距離，表示的是聚焦偏轉(zhuǎn)角度對(duì)應(yīng)的余弦值。如果計(jì)算結(jié)果是整數(shù)，表示該晶片傳到焦點(diǎn)的時(shí)間比O點(diǎn)傳到焦點(diǎn)的時(shí)間長(zhǎng)，所以為了保證最終兩個(gè)超聲波同時(shí)到達(dá)焦點(diǎn)，該晶片應(yīng)該比O點(diǎn)提前時(shí)間發(fā)出超聲波；如果計(jì)算結(jié)果為負(fù)數(shù)，表示該晶片傳到焦點(diǎn)的時(shí)間比O點(diǎn)傳到焦點(diǎn)的時(shí)間短，所以為了保證最終兩個(gè)超聲波同時(shí)到達(dá)焦點(diǎn)，該晶片應(yīng)該比O點(diǎn)滯后時(shí)間發(fā)出超聲波。 3．4．2 算法的硬件實(shí)現(xiàn)模塊根據(jù)前面的計(jì)算公式，我們可以將整個(gè)算法模塊分為四個(gè)部分：余弦函數(shù)的產(chǎn)生、用FPGA實(shí)現(xiàn)乘法運(yùn)算、用FPGA實(shí)現(xiàn)根式運(yùn)算、最終使用FPGA實(shí)現(xiàn)除法運(yùn)算。該模塊主要是由一個(gè)ROM構(gòu)成的，ROM里面存儲(chǔ)著一些經(jīng)過matlab計(jì)算之后得到的余弦函數(shù)值，如果我們要得到某一個(gè)聚焦角度對(duì)應(yīng)的余弦函數(shù)，只需要輸入響應(yīng)的地址，余弦函數(shù)發(fā)生器就會(huì)自動(dòng)給出其對(duì)應(yīng)的計(jì)算結(jié)果。實(shí)際中，如果ROM的位數(shù)越多，計(jì)算的結(jié)果就會(huì)越準(zhǔn)確，根據(jù)我們對(duì)精度的要求，我們采用8位的ROM來存儲(chǔ)這些數(shù)據(jù)。圖319 ROM模塊的頂層設(shè)計(jì)圖320 ROM模塊內(nèi)存儲(chǔ)的只讀數(shù)據(jù)在整個(gè)設(shè)計(jì)的過程中采用的都是無符號(hào)設(shè)計(jì)，所以存儲(chǔ)在ROM表中的數(shù)據(jù)都是正數(shù)。直接調(diào)用硬核資源可以很大程度上減少我們對(duì)FPGA片內(nèi)資源的利用，同時(shí)提高了數(shù)據(jù)運(yùn)算的準(zhǔn)確性。最終我們通過鎖相環(huán)輸出的10MHZ的頻率作為乘法器輸出的控制時(shí)鐘。321 乘法模塊的頂層模塊 該模塊主要實(shí)現(xiàn)的功能是根據(jù)輸入的焦距PO，超聲波的傳播速度V,偏轉(zhuǎn)角度cos的大小，計(jì)算 () 為了提高時(shí)鐘的頻率，確保計(jì)算數(shù)據(jù)的穩(wěn)定性，本課題采用流水線的設(shè)計(jì)思想， 減少寄存器之間的乘法器的個(gè)數(shù)。 ()最終將這幾個(gè)寄存器的數(shù)據(jù)相加，就可以得到最終的計(jì)算結(jié)果，有上面的分析我們可以知道，從輸入到輸出的整個(gè)計(jì)算過程中我們?cè)黾恿思拇嫫鞯膫€(gè)數(shù)，但是卻減少了寄存器之間的乘法運(yùn)算這對(duì)在高速運(yùn)算中確保數(shù)據(jù)的可靠性是十分有效的，而且還可以提高數(shù)據(jù)運(yùn)算的時(shí)鐘頻率。我們假設(shè)兩位二進(jìn)制數(shù)，并且高位不等于0，則對(duì)該二進(jìn)制的進(jìn)行平方運(yùn)算，最終的運(yùn)算結(jié)果可以表示為 ()由于這兩位數(shù)都是二進(jìn)制，非0即1，前面我們已經(jīng)假設(shè)過不等于0，所以只能是1，如果等于0，那么結(jié)果就相當(dāng)于是將向左移動(dòng)兩位；如果等于1，就相當(dāng)于將向左移動(dòng)兩位在于相加，最后在加上向左移動(dòng)兩位的數(shù)值。由上面的計(jì)算分析我們可以知道，在二進(jìn)制的開方運(yùn)算的過程中我們總是將兩位放在一起進(jìn)行試根的，所以在我們的整個(gè)計(jì)算過程中，我們可以將二進(jìn)制數(shù)兩位兩位分開之后再進(jìn)行計(jì)算。我們以8位二進(jìn)制數(shù)的開方過程為例，講述具體的試根過程。余數(shù)為5位R{5：1}。計(jì)算步驟如下：第一步：令Q{1}=1，則我們可以將試根表示為temp_Q{2:1}={139。如果temp_Qtemp_mrem，那么Q{1}=1，我們令E= temp_mremtemp_Q，余數(shù)可以表示為temp_mrem{4:1}={E,data0{6},data0{5}}；反之Q{1}為0，余數(shù)為temp_mrem{4:1}={temp_mrem{2:1},data0{6},data0{5}}。b0,Q{1},139。b0}+Q{2}，我們令第一步留下的余數(shù)和此時(shí)的試根進(jìn)行比較，如果temp_Qtemp_mrem，那么Q{2}=1，我們令E= temp_mremtemp_Q，余數(shù)可以表示為temp_mrem{6:1}={E,data0{4},data0{3}}；反之Q{1}為0，余數(shù)為temp_mrem{6:1}={temp_mrem{4:1},data0{4},data0{3}}。b0,Q{1},Q{2},139。b0}+Q{3}我們令第二步留下的余數(shù)和此時(shí)的試根進(jìn)行比較，如果temp_Qtemp_mrem，那么Q{3}=1，我們令E= temp_mremtemp_Q，余數(shù)可以表示為temp_mrem{8:1}={E,data0{2},data0{1}}；反之Q[3]為0，余數(shù)為temp_mrem{8:1}={temp_mrem{6:1},data0{2},data0{1}}。在本課題的設(shè)計(jì)中，我們假設(shè)所有的輸入數(shù)據(jù)都是32位，雖然這樣處理，會(huì)使得我們的計(jì)算過程產(chǎn)生很多無效的步驟，但是可以避免我們對(duì)輸入數(shù)據(jù)的位數(shù)進(jìn)行判斷。與傳統(tǒng)二進(jìn)制開方的方法相比較，雖然該種方法所用的寄存器比較多，但是縮短了整個(gè)運(yùn)算的周期，提高了系統(tǒng)的時(shí)間利用效率。3．5 延遲模塊延遲模塊是相控陣技術(shù)的重要組成部分，延遲模塊的精度的提高可以使得整個(gè)相控陣技術(shù)的精度得到提高。延遲譯碼模塊主要是將接受到的數(shù)據(jù)根據(jù)接收到的地址分配給不同的通道。3．5．1 延遲譯碼模塊延遲譯碼模塊主要是將接受到的數(shù)據(jù)根據(jù)接收到的地址分配給不同的通道。表32 信號(hào)的功能信號(hào)名稱信號(hào)作用信號(hào)名稱信號(hào)作用M_clock控制時(shí)鐘Delay_t要延遲的時(shí)間大小Reset復(fù)位信號(hào)sc使能信號(hào)Delay_wr加載數(shù)據(jù)到譯碼模塊load輸出使能Channel_addr相控陣系統(tǒng)中的通道數(shù)Delay_out輸出延遲的時(shí)間圖322 延遲譯碼模塊的頂層設(shè)計(jì)在時(shí)鐘作用的控制下，將輸入的通道數(shù)目通過譯碼器轉(zhuǎn)為16位的控制信號(hào)在某一時(shí)刻16位的控制信號(hào)中只有一位信號(hào)是有效的，該模塊的時(shí)鐘信號(hào)為50Mhz，加載數(shù)據(jù)的過程中l(wèi)oad信號(hào)保持有效，該控制信號(hào)作為下一級(jí)接受信號(hào)時(shí)的使能信號(hào)。在整個(gè)延遲模塊中，我們采用的是十六通道的超聲波相控陣檢測(cè)技術(shù)，所以本課題在延遲模塊的發(fā)射中包括十六個(gè)相同的模塊，每一個(gè)模塊在使能信號(hào)的控制下均可以進(jìn)行正常的發(fā)出相應(yīng)的延遲脈沖，并且相互之間不存在任何的干擾。圖323為單個(gè)延遲脈沖發(fā)射的頂層設(shè)計(jì)。 該模塊的工作時(shí)鐘的頻率為200Mhz，通過前面譯碼模塊得到相應(yīng)的一些控制信號(hào)，在控制信號(hào)有效的作用下模塊進(jìn)入正常的計(jì)數(shù)狀態(tài)。為了避免出現(xiàn)狀態(tài)，設(shè)計(jì)中采用雙觸發(fā)器模塊。在內(nèi)部模塊中設(shè)定兩個(gè)單獨(dú)的計(jì)數(shù)器，其中一個(gè)計(jì)數(shù)器用來計(jì)數(shù)用來產(chǎn)生延遲模塊所需要的延遲時(shí)間，另外一個(gè)計(jì)數(shù)器用來控制高電平的持續(xù)時(shí)間。本系統(tǒng)中發(fā)射模塊采用的時(shí)鐘信號(hào)是200Mhz，也就是最小可調(diào)脈沖寬度為5個(gè)納秒，也就是說只要當(dāng)我們要求的發(fā)射脈沖的寬度為5的倍數(shù)的時(shí)候得到的激勵(lì)脈沖是最準(zhǔn)確的。 該模塊主要分為5個(gè)模塊，分別為：鎖相環(huán)模塊，計(jì)算模塊，譯碼模塊，時(shí)鐘產(chǎn)生模塊，延遲數(shù)據(jù)的輸出模塊。 在該模塊中我們主要產(chǎn)生六個(gè)不同的輸出時(shí)鐘信號(hào)，相對(duì)于鎖相環(huán)的輸出時(shí)鐘信號(hào)，其對(duì)應(yīng)的相移分別為490、1322270、325，加上原始信號(hào)和180176。產(chǎn)生的這8路時(shí)鐘脈沖的頻率一樣，相鄰的相移是45176。圖324 鎖相環(huán)產(chǎn)生6相位時(shí)鐘信號(hào)頂層模塊 其中輸入c0為200Mhz，相移為0176。圖325為鎖相環(huán)產(chǎn)生六相位時(shí)鐘信號(hào)頂層模塊的仿真圖。由仿真結(jié)果我們可以知道，當(dāng)復(fù)位信號(hào)有效的時(shí)候，輸出時(shí)鐘信號(hào)均為低電平，當(dāng)復(fù)位信號(hào)無效的時(shí)候，輸出的六路脈沖中，c0與參考時(shí)鐘的相位差為45176。c2與參考時(shí)鐘的相位差為135176。c4與參考時(shí)鐘的相位差為270176。3．6．2 時(shí)鐘產(chǎn)生模塊時(shí)鐘產(chǎn)生模塊產(chǎn)生8路占空比不相等的時(shí)鐘信號(hào)，但是這8路時(shí)鐘的周期是一樣的。圖326 延遲模塊控制時(shí)鐘的仿真圖 Clock_0，Clock_1，Clock_2，Clock_3，Clock_4，Clock_5，是鎖相環(huán)通過移相產(chǎn)生的時(shí)鐘脈沖，clk_1，clk_2，clk_3，clk_4，clk_5，clk_6，表示的是通過異或門產(chǎn)生的時(shí)鐘脈沖。3．6．3 延遲模塊發(fā)射模塊在時(shí)鐘作用的控制下，產(chǎn)生脈沖激勵(lì)信號(hào)，當(dāng)發(fā)射使能信號(hào)有效的時(shí)候，相控陣進(jìn)入發(fā)射模式，當(dāng)計(jì)數(shù)器的數(shù)值達(dá)到一定的數(shù)值時(shí)，發(fā)射模塊輸出高電平，其中高電平的持續(xù)的時(shí)間也要通過計(jì)數(shù)器進(jìn)行控制，在該模塊中，延遲模塊主要是可以產(chǎn)生一個(gè)細(xì)延遲功能。所以在整個(gè)計(jì)數(shù)的過程我們?cè)O(shè)定兩個(gè)計(jì)數(shù)器，其中一個(gè)計(jì)數(shù)器在時(shí)鐘的上升沿，一個(gè)計(jì)數(shù)器在時(shí)鐘的下降沿計(jì)數(shù)，每個(gè)計(jì)數(shù)器都對(duì)應(yīng)著一個(gè)脈沖信號(hào)的輸出，最終我們將兩個(gè)時(shí)鐘脈沖相或得到的激勵(lì)脈沖的寬度剛好就可以實(shí)現(xiàn)一個(gè)脈寬的增加。 當(dāng)時(shí)鐘信號(hào)的相位滿足180176。相差的時(shí)鐘，我們也就是用參考信號(hào)作為工作時(shí)鐘的。 在整個(gè)細(xì)延遲模塊中有8個(gè)具有相同模塊的延遲發(fā)射模塊構(gòu)成，相鄰模塊的時(shí)鐘相差為45176。在每個(gè)信號(hào)的有效范圍內(nèi)，只有一個(gè)模塊會(huì)有對(duì)應(yīng)的輸出信號(hào)。圖329為發(fā)射模塊的時(shí)序仿真圖。在仿真圖中我們可以知道，計(jì)數(shù)器的上限是輸入輸出除以8之后的整數(shù)部分，小數(shù)部分會(huì)變?yōu)閏hoose的片選信號(hào)，控制單個(gè)延遲模塊工作的使能信號(hào)。3．6．4 計(jì)算模塊計(jì)算模塊將輸入的數(shù)據(jù)分為兩個(gè)部分，整數(shù)模塊和小數(shù)模塊。因?yàn)橄到y(tǒng)時(shí)鐘采用的是125Mhz，所以一個(gè)完整周期對(duì)應(yīng)的時(shí)間是8個(gè)ns，當(dāng)我們所需要的電平的時(shí)間長(zhǎng)度不是8個(gè)ns的時(shí)候，我們就可以對(duì)時(shí)鐘進(jìn)行再次的分頻，提高可以系統(tǒng)的分辨率。當(dāng)輸入一個(gè)數(shù)據(jù)之后，只存在一個(gè)余數(shù)，通過譯碼模塊即38譯碼器，將余數(shù)轉(zhuǎn)換為8個(gè)不同的片選信號(hào)，這個(gè)片選信號(hào)用來選通那個(gè)延遲模塊處于有效的計(jì)數(shù)狀態(tài)。圖330為計(jì)數(shù)和譯碼模塊的頂層設(shè)計(jì)，圖331為計(jì)數(shù)和譯碼模塊頂層模塊的仿真圖。小數(shù)部分通過譯碼器部分，將其轉(zhuǎn)換為8位的使能控制信號(hào)，控制信號(hào)的有效期為數(shù)據(jù)的整個(gè)過程。圖332 相控陣發(fā)射模塊的頂層模塊 在整個(gè)系統(tǒng)中，我們采用的時(shí)鐘是50Mhz，算法實(shí)現(xiàn)模塊的時(shí)鐘，我們通過FPGA內(nèi)部的鎖相環(huán)進(jìn)行時(shí)鐘的分頻，最終產(chǎn)生20Mhz的時(shí)鐘信號(hào)，作為算法實(shí)現(xiàn)的控制時(shí)鐘，延遲模塊的控制時(shí)鐘，也是通過FPGA內(nèi)部的增強(qiáng)型鎖相環(huán)，通過倍頻、相移產(chǎn)生八種相位的時(shí)鐘控制信號(hào)。圖333為頂層模塊的仿真時(shí)序圖。在延遲脈沖的發(fā)射模塊，當(dāng)發(fā)射使能信號(hào)有效的時(shí)候，各個(gè)通道接受計(jì)算模塊輸出的數(shù)據(jù)，并按照計(jì)算的結(jié)果實(shí)現(xiàn)各自延遲脈沖的輸出。圖334為偏轉(zhuǎn)角度為60176。圖334 偏轉(zhuǎn)角度為60176。到120176。圖335和圖336分別為偏轉(zhuǎn)角度為63176。圖335 偏轉(zhuǎn)角度為63176。如圖336，337，338，339，340所示是采集到發(fā)射模塊中的相關(guān)數(shù)據(jù)。由這些圖我們可以得出整個(gè)系統(tǒng)的設(shè)計(jì)都比較符和要求，整個(gè)硬件電路的設(shè)計(jì)達(dá)到了預(yù)期的結(jié)果。圖339聚焦偏轉(zhuǎn)角度為60度的發(fā)射延遲數(shù)據(jù)圖340聚焦偏轉(zhuǎn)角度為90度的發(fā)射延遲數(shù)據(jù) 通過對(duì)比圖339和圖340，從圖中我們可以發(fā)現(xiàn)，發(fā)射脈沖的對(duì)稱性發(fā)生的很大的變化，即可以理解為聚焦的角度發(fā)生了變化，當(dāng)聚焦偏轉(zhuǎn)角度為60度的時(shí)候，發(fā)射脈沖呈現(xiàn)了比較好的聚焦特性。3．9本章小結(jié) 本章主要介紹了在FPGA上實(shí)現(xiàn)超聲相控陣的發(fā)射平臺(tái)以及實(shí)現(xiàn)延遲聚焦算法的基本模塊。并且詳細(xì)介紹了各個(gè)模塊的實(shí)現(xiàn)方式，給出了各個(gè)模塊的具體仿真結(jié)果。通過對(duì)比，得到比較準(zhǔn)確的延遲信息。超聲相控陣技術(shù)是基于惠更斯原理[26]，利用相干波在空間疊加產(chǎn)生穩(wěn)定的聲場(chǎng)等特性。當(dāng)各個(gè)晶片發(fā)射超聲波的延遲時(shí)間滿足等差數(shù)列，超聲波會(huì)在空間形成偏轉(zhuǎn)特性；相控陣各個(gè)晶片發(fā)射的超聲波的延遲時(shí)間滿足拋物線關(guān)系，超聲波會(huì)在空間形成聚焦特性。 在傳統(tǒng)的超聲相控系統(tǒng)中[27]，整個(gè)系統(tǒng)的控制核心是計(jì)算機(jī)。下位機(jī)在控制信號(hào)的作用下，接收由計(jì)算機(jī)傳來的數(shù)據(jù)，根據(jù)具體的數(shù)據(jù)，控制模擬多路開關(guān)，實(shí)現(xiàn)各個(gè)通道的延遲。 隨著數(shù)字電路的不斷發(fā)展，尤其是現(xiàn)場(chǎng)可編程門陣列的發(fā)展，基于FPGA的數(shù)字電路的設(shè)計(jì)已經(jīng)展現(xiàn)出來了十分強(qiáng)大的優(yōu)勢(shì)，而且人們對(duì)FPGA的認(rèn)識(shí)也越來越成熟了，已經(jīng)可以