基于fpga的計(jì)數(shù)器設(shè)計(jì)-閱讀頁(yè)
2025-07-07 13:44本頁(yè)面
【正文】 習(xí)者同時(shí)獲得設(shè)計(jì)實(shí)際電路的經(jīng)驗(yàn)。但Verilog HDL較自由的語(yǔ)法，也容易造成初學(xué)者犯一些錯(cuò)誤，這一點(diǎn)要注意。1983年該公司的Philip Moorby首創(chuàng)了Verilog HDL，Moorby后來(lái)成為Verrlog HDLXL的主要設(shè)計(jì)者和Cadence公司的第一合伙人。1986年Moorby對(duì)Verilog HDL的發(fā)展又做出另一個(gè)巨大的貢獻(xiàn)，提出了用于快速門(mén)級(jí)仿真的XL算法。1987年Synonsys公司開(kāi)始使用Verilog HDL行為語(yǔ)言作為綜合工具的輸入。1990年初Cadence公司把Verilong HDL和Verilong HDLXL分開(kāi)，并公開(kāi)發(fā)布了Verilog （Open Verilog HDL International）組織負(fù)責(zé)Verilog HDL的發(fā)展，OVI由Verilog HDL的使用和CAE供應(yīng)商組成，制定標(biāo)準(zhǔn)。同時(shí)， HDL規(guī)范，IEEE接收將OVI的Verilong 。 主要應(yīng)用下面列出的是Verilog硬件描述語(yǔ)言的主要能力：用戶(hù)定義的原語(yǔ)既可以是組合邏輯原語(yǔ)，也可以是時(shí)序邏輯原語(yǔ)。 開(kāi)關(guān)級(jí)基本結(jié)構(gòu)模型，例如pmos 和nmos等也被內(nèi)置在語(yǔ)言中。 提供顯式語(yǔ)言結(jié)構(gòu)指定設(shè)計(jì)中的端口到端口的時(shí)延及路徑時(shí)延和設(shè)計(jì)的時(shí)序檢查。 可采用三種不同方式或混合方式對(duì)設(shè)計(jì)建模。線(xiàn)網(wǎng)類(lèi)型表示構(gòu)件間的物理連線(xiàn)，而寄存器類(lèi)型表示抽象的數(shù)據(jù)存儲(chǔ)元件。 能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。 設(shè)計(jì)的規(guī)?？梢允侨我獾?；語(yǔ)言不對(duì)設(shè)計(jì)的規(guī)模（大小）施加任何限制。 Verilog HDL不再是某些公司的專(zhuān)有語(yǔ)言而是I E E E標(biāo)準(zhǔn)。 人和機(jī)器都可閱讀Verilog 語(yǔ)言，因此它可作為E D A的工具和設(shè)計(jì)者之間的交互語(yǔ)言。 Verilog HDL語(yǔ)言的描述能力能夠通過(guò)使用編程語(yǔ)言接口（ P L I）機(jī)制進(jìn)一步擴(kuò)展。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報(bào)告消息。 在行為級(jí)描述中， Verilog HDL不僅能夠在RT L級(jí)上進(jìn)行設(shè)計(jì)描述，而且能夠在體系結(jié)構(gòu)級(jí)描述及其算 法級(jí)行為上進(jìn)行設(shè)計(jì)描述。 能夠使用門(mén)和模塊實(shí)例化語(yǔ)句在結(jié)構(gòu)級(jí)進(jìn)行結(jié)構(gòu)描述。 在Verilog HDL 的混合方式建模能力，即在一個(gè)設(shè)計(jì)中每個(gè)模塊均可以在不同設(shè)計(jì)層次上建模。 Verilog HDL 還具有內(nèi)置邏輯函數(shù)，例如amp。 Electronic Design AutomationEDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫(xiě)，在20世紀(jì)60年代中期從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來(lái)的。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了極大的靈活性。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過(guò)程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過(guò)程的計(jì)算機(jī)上自動(dòng)處理完成。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。例如在飛機(jī)制造過(guò)程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。EDA設(shè)計(jì)可分為系統(tǒng)級(jí)、電路級(jí)和物理實(shí)現(xiàn)級(jí)。一個(gè)設(shè)計(jì)的結(jié)構(gòu)可使用開(kāi)關(guān)級(jí)原語(yǔ)、門(mén)級(jí)原語(yǔ)和用戶(hù)定義的原語(yǔ)方式描述。 時(shí)序行為使用過(guò)程結(jié)構(gòu)描述。圖31 總設(shè)計(jì)圖 輸入模塊輸入端由輸入時(shí)鐘信號(hào)和清零控制輸入構(gòu)成，用來(lái)接收輸入信號(hào)，實(shí)現(xiàn)對(duì)信號(hào)的控制計(jì)數(shù)。寄存器是有限存貯容量的高速存貯部件，它們可用來(lái)暫存指令、數(shù)據(jù)和地址。在中央處理器的算術(shù)及邏輯部件中，包含的寄存器有累加器(ACC)。計(jì)數(shù)器在數(shù)字系統(tǒng)中應(yīng)用廣泛，如在電子計(jì)算機(jī)的控制器中對(duì)指令地址進(jìn)行計(jì)數(shù)，以便順序取出下一條指令，在運(yùn)算器中作乘法、除法運(yùn)算時(shí)記下加法、減法次數(shù)，又如在數(shù)字儀器中對(duì)脈沖的計(jì)數(shù)等等。它主要的指標(biāo)在于計(jì)數(shù)器的位數(shù)，常見(jiàn)的有3位和4位的。module jishuqi(iclk,rst_n,q,overflow)。input rst_n。output overflow。h0。h9 == q) q = 439。else q = q + 439。endendassign overflow = 439。 endmodule always語(yǔ)句always (posedge iclk or negedge rst_n)always語(yǔ)句用來(lái)實(shí)現(xiàn)程序的循環(huán)。h9 == q) q = 439。else q = q + 439。if—else語(yǔ)句用來(lái)判斷是否達(dá)到條件，達(dá)到擇執(zhí)行，否則不執(zhí)行語(yǔ)句第5章 波形仿真由波形仿真可知，當(dāng)復(fù)位沒(méi)有按下時(shí)，計(jì)數(shù)器累計(jì)加數(shù)，復(fù)位按下是，輸出數(shù)據(jù)清零。為了檢驗(yàn)所設(shè)計(jì)的電路的正確性,用仿真工具進(jìn)行仿真驗(yàn)證, 得出了正確的實(shí)驗(yàn)數(shù)據(jù)。要實(shí)現(xiàn)意見(jiàn)具體的事件判斷和做出反應(yīng)，實(shí)現(xiàn)自動(dòng)化。input iclk。output reg [3:0]q。always (posedge iclk or negedge rst_n)beginif(~rst_n) q = 439。elsebeginif(439。h0。h1。h9 == q。
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