基于fpga的音樂播放器的設(shè)計(jì)-閱讀頁
2025-07-05 02:20本頁面
【正文】 KHz的信號(hào)。用以下的VHDL邏輯描述來實(shí)現(xiàn)十六進(jìn)制模塊的功能。use 。entity t16 is port( clk : in std_logic。end t16。 begin if cqi1111 then cqi:=0000。event and clk=39。 then cqi:=cqi+1。 if cqi=1111then cout=39。 else cout=39。 end if。end shiliu。仿真結(jié)果如下圖：圖24 十六進(jìn)制仿真波形圖此模塊的功能是對(duì)輸入的時(shí)鐘脈沖信號(hào)的頻率進(jìn)行16分頻?？梢娝帉懙某绦?qū)崿F(xiàn)了模塊的功能。它是由一個(gè)初值可變的加法計(jì)數(shù)器構(gòu)成。在計(jì)數(shù)器的輸入端給定不同的初值，而此預(yù)置數(shù)就是表1中的計(jì)數(shù)初值，就可得到不同音符的發(fā)音頻率信號(hào)。計(jì)數(shù)初值（Tone）=2047分頻系數(shù)而分頻系數(shù)又可有下式來求：分頻系數(shù)=基準(zhǔn)頻率/音符的發(fā)生頻率低音時(shí)Tone值小，分頻系數(shù)大，溢出信號(hào)周期長，揚(yáng)聲器發(fā)出的聲音低，Tone隨音樂的樂譜變化大，自動(dòng)控制分頻比，實(shí)現(xiàn)了數(shù)控分頻，發(fā)生信號(hào)的頻率與音調(diào)Tone成正比。[5] 數(shù)控分頻模塊的VHDL設(shè)計(jì)其時(shí)鐘（Clk）端輸入的是在十六進(jìn)制模塊里對(duì)12MHz的信號(hào)進(jìn)行16分頻得到的750KHz，750KHz的信號(hào)根據(jù)分頻預(yù)置數(shù)模塊中所提供的計(jì)數(shù)初值，分別得出相應(yīng)音符頻率的兩倍值。數(shù)控分頻模塊中對(duì)Clk輸入信號(hào)的分頻比由11位預(yù)置數(shù)tone[10..0]決定。例如在分頻預(yù)置數(shù)模塊中若取tone[10..0]=1036，將發(fā)出音符為“3”音的信號(hào)頻率。use 。entity pulse is port ( clk : in std_logic。 fout : out std_logic )。architecture ONE of pulse is signal full : std_logic。 begin if clk39。139。 if t11 = t111 then t11 := 00000000000。139。 full = 39。 end if。 end process p_reg 。 begin if full39。139。 if t2 = 39。 then fout = 39。 else fout = 39。 end if。 end process p_div 。 波形仿真將以上程序設(shè)為當(dāng)前工程，選用FLEX10K中的EPF10K10LC844為目標(biāo)芯片對(duì)程序進(jìn)行編譯和仿真。圖25 數(shù)控分頻模塊的仿真波形圖此模塊的功能是根據(jù)初始值d的值，對(duì)輸入時(shí)鐘信號(hào)Clk的頻率進(jìn)行分頻，得到想要的音符的發(fā)聲頻率。由表1中可知高音1的分頻系數(shù)為319，即對(duì)輸入時(shí)鐘Clk進(jìn)行319次分頻就可得高音1的發(fā)聲頻率。 由于系統(tǒng)需要4hz的頻率和25Mhz的輸入由于只用一塊25M晶振所以需要將25Mhz分頻成為4hz，有如下兩段代碼：分配器**************庫定義、 包定義********************library IEEE。use 。**************實(shí)體定義********************Entity clk25Mhz_4khz isgeneric(duty:integer:=3125 )。時(shí)鐘輸入 clkout_4khz : out std_logic分頻輸出 )。**************構(gòu)造體定義********************Architecture div6250 of clk25Mhz_4khz is constant period : integer:=6信號(hào)定義，計(jì)數(shù)作用 beginprocess(clkin_25Mh)進(jìn)程，由clk這個(gè)信號(hào)啟動(dòng) begin if rising_edge(clkin_25Mh) then 上升沿驅(qū)動(dòng)，還有另一種寫法，見其他例程 if countduty then clkout_4khz=39。 count=count+1。139。 else count=0。 end if。end div6use 。use 。類屬參數(shù)說明語句 端口說明 port(clkin_4khz : in std_logic。end clk4khz_4hz。常數(shù)定義，分頻數(shù) signal count : integer range 0 to period1。039。 elsif countperiod1 then clkout_4hz=39。 count=count+1。 end if。end process。由于分頻程序過于簡單且分頻后結(jié)果單一，就不再進(jìn)行波形仿真。Use 。 Clk4hz: in std_logic。 High : out std_logic。End。 Toneindex : out std_logic_vector(3 downto 0))。 Component tonetaba Port( index : in std_logic_vector(3 downto 0)。 High : out std_logic。 End ponent。 cout : out std_logic )。 Component pulse Port( clk : in std_logic。 fout : out std_logic )。 Signal tin : std_logic_vector(3 downto 0)。 Signal clkspeakera: std_logic。U2 : tonetaba port map( index=tin,tone=to1,code=code,high=high)。U4 : pulse port map( clk=clkspeakera,d=to1,fout=yinyueout)。將所編寫的頂層文件程序設(shè)為當(dāng)前工程，選用FLEX10K中的EPF10K10LC844為目標(biāo)芯片對(duì)程序進(jìn)行編譯，仿真和元件例化。實(shí)踐證明:采用FPGA設(shè)計(jì)實(shí)現(xiàn)音樂硬件演奏電路的可行性和可靠性，而且更改樂曲容易，可根據(jù)需要修改ROM中的音符數(shù)據(jù)文件，從而使電路實(shí)現(xiàn)任一曲子的播放。隨著樂譜的復(fù)雜程度加大，如果依然在音調(diào)發(fā)生器的程序中通過時(shí)鐘計(jì)數(shù)來決定音符的輸出，會(huì)加大編程的繁雜度，這時(shí)一個(gè)很好的解決辦法就是把將要演奏的樂譜存放在人為開辟的存儲(chǔ)空間里，這樣只需要在相應(yīng)地址中讀出音符即
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