【正文】 AM也有缺點： ① 由于使用動態(tài)元件（電容），速度比 SRAM慢。 通常，容量不大的高速緩沖存儲器大多用 SRAM實現(xiàn)。 MOS型掩模 ROM，容量為1K 1位：有 MOS管的位 表示存 1，沒有 MOS管的位 表示存 0。 (2) 可寫入（可編程）只讀存儲器 PROM 例：熔絲燒斷型 PROM是可以實現(xiàn)一次性編程的只讀存儲器。 在這個電路中，基極由行線控制，發(fā)射極與列線之間形成一條鎳鉻合金薄膜制成的熔絲（可用光刻技術(shù)實現(xiàn)），集電極接電源 Vcc。 若對漏極不加正電壓，則不能形成浮動?xùn)牛?MOS管正常導(dǎo)通，呈現(xiàn)“ 1”狀態(tài)。其中 Vcc接+5V； Vpp平時接 +5V，當(dāng)其接 +25V時用來 完成編程。 CS為片選端， CE是功率下降 /編程輸入端，在讀出時為低電平；當(dāng)其為高電平時，可是使 EPROM功耗由 525mW降至 132mW；當(dāng)需要編程時，此端加寬度為 50～ 55ms、 +5V的脈沖。 ? 若使 VG為負(fù)電壓，強使第一級浮空柵極的電子散失，即擦除。 它的主要特點是能在應(yīng)用系統(tǒng)中在線改寫，斷電后信息保存，因此目前得到廣泛應(yīng)用。既有 EPROM價格便宜、集成度高的優(yōu)點，又有 EEPROM電可擦除重寫的特性，能夠整片擦除。 特點： (1) 固有的非易失性 (2) 廉價的高密度 (3) 可直接執(zhí)行 (4) 擦除、重寫速度快 (5)存儲器訪問周期短、功耗低 擦除方法是在源極加正電壓利用第一級浮空柵與源極之間的隧道效應(yīng)，把注入至浮空柵的負(fù)電荷吸引到源極。 2. 基本單元電路 3. 閃速存儲器的工作原理 電擦除和重新編程能力 閃速存儲器是在 EPROM功能基礎(chǔ)上增加了電路的電擦除和重新編程能力。 其作用是： (1)保證 TTL電平的控制信號輸入； (2)在擦除和編程過程中穩(wěn)定供電； (3)最大限度的與 EPROM兼容。例如，在筆記本手掌型袖珍計算機中大量采用閃速存儲器做成固態(tài)盤代替磁盤，使計算機平均無故障時間大大延長，功耗更低，體積更小，消除了機電式磁盤驅(qū)動器所造成的數(shù)據(jù)瓶頸。 (2) 多個芯片連接 存儲器容量與實際存儲器的要求多有不符。 存儲器的基本組織 A0 A12 D0 D7 位擴展法 只加大字長，而存儲器的字?jǐn)?shù)與存儲器芯片字?jǐn)?shù)一致，對片子沒有選片要求。 (4) 給出地址譯碼器的邏輯表達式。 解： (1) 該存儲器需要 2048K/256K = 8片 SRAM芯片； (2) 需要 21條地址線，因為 221=2048K，其中高 3位用于芯片選擇，低 18位作為每個存儲器芯片的地址輸入。 ramsel7 38 譯碼 ramsel2 ramsel1 ramsel0 … A 2018 A 200 A 170 OE MREQ R/W CPU D 7 ~D 0 D 7 ~D 0 D 7 ~D 0 D 7 ~D 0 D 7 ~D 0 WE A CE 256K 8 D WE A CE 256K 8 D WE A CE 256K 8 D WE A CE 256K 8 D 例 設(shè)有若干片 256K 8位的 SRAM芯片，問： (1) 如何構(gòu)成 2048K 32位的存儲器？ (2) 需要多少片 RAM芯片？ (3) 該存儲器需要多少字節(jié)地址位？ (4) 畫出該存儲器與 CPU連接的結(jié)構(gòu)圖，設(shè) CPU的接口信號有地址信號、數(shù)據(jù)信號、控制信號 MREQ和 R/W。需要 32片 SRAM芯片。 (2) 主存地址空間分配如下： 0— 8191為系統(tǒng)程序區(qū)，由只讀存儲芯片組成； 8192— 32767為用戶程序區(qū)； 最后（最大地址） 2K地址空間為系統(tǒng)程序工作區(qū)。 請從上述芯片中選擇適當(dāng)芯片設(shè)計該計算機的主存儲器，畫出主存儲器邏輯框圖。 16根地址線尋址 —— 64K 0000～ FFFFH (65535) EPROM： 8K 8位 SRAM： 16K 1位， 2K 8位 4K 8位， 8K 8位 0000 1FFF 2022 7FFF F800 FFFF 63488 (2) 連接電路 片內(nèi)尋址： 8K芯片 —— 片內(nèi) 13根 A12~A0 2K芯片 —— 片內(nèi) 11根 A10~A0 片間尋址： 前 32K A15 A14 A13 0 0 0 0 0 1 0 1 0 0 1 1 最后 2K 1 1 1 加 A12A11 1 1 W RA0A1 0A1 1A1 2A1 3A1 4A1 5M R E Q…CPUD0… D7 7 4 L S 1 3 8Y0Y1Y2Y3Y7A B CR O M 8 KA0… A1 2R A M 8 KA0… A1 2R A M 8 KA0… A1 2R A M 8 KA0… A1 2R A M 2 KA0… A1 0…… … … … …W R W R W R W RW R…… … ……C S C S C S C SC S? 采用并行操作方式 雙端口存儲器 (1) 芯片技術(shù) 研究開發(fā)高性能芯片技術(shù)，如： DRAM?FPMD?EDO? EDRAM?CDRAM?SDRAM?RambusDRAM。 為了使 CPU不至因為等待存儲器讀寫操作的完成而無事可做，可以采取一些加速 CPU和存儲器之間有效傳輸?shù)奶厥獯胧? 雙讀單寫端口存儲器單元結(jié)構(gòu) wbawS e l e c t WS e l e c t AS e l e c t B多模塊交叉存儲器 并行主存系統(tǒng) 大存儲器在一個存儲周期中讀出的不是一個存儲單元的 w位信息，而是 n個字，這樣在單位時間里存儲器提供的信息量可提高 n倍，這樣組織的主存系統(tǒng)稱為并行主存系統(tǒng)。 這些地址在各模塊中有兩種安排方式： 順序方式 交叉方式 順序方式 各模塊一個接一個 串行工作 。對連續(xù)字的成塊傳送可實現(xiàn)多模塊流水式 并行 存取，大大提高存儲器的帶寬。 設(shè)存儲器包括 M個模塊，每個模塊的容量為 L ，各存儲模塊進行低位交叉編址，連續(xù)的地址分布在相鄰的模塊中。j + i 其中 ， j=0,1,2,… ,L1 i=0,1,2,… ,M1 一般模塊數(shù) M取 2的 k次冪，高檔微機 M值可取 2或 4，大型計算機 M取 16至 32。 (2) 另一種是 M個模塊按一定的順序輪流啟動各自的訪問周期，啟動兩個相鄰模塊的最小時間間隔等于單模塊訪問周期的 1/M。 單模塊訪問周期 T M 0 M 1 M 2 M M1 0 T M 2T M M1 M T t 交叉訪問的存儲器工作時間圖 4）多模塊交叉存儲器的基本結(jié)構(gòu) ? 每個模塊各自以等同的方式與 CPU傳送信息。 ? 對每一個模塊來說，從 CPU給出訪存命令直到讀出信息仍然使用了一個存取周期時間； ? 對 CPU來說，它可以在 一個存取周期中連續(xù)訪問 4個模塊； ? 各模塊的讀寫過程重疊進行，所以這是一種并行存儲器結(jié)構(gòu)。 如下表： 職工號 姓名 出生年月 工資數(shù) 800 540 920 750 610 張明 王芳 李平 趙洪 周進 2022 1200 1500 1400 1000 物理地址 n n+1 n+2 n+3 n+4 ? 相聯(lián)存儲器是指其中任一存儲項內(nèi)容作為地址來存取的存儲器。 ? 這樣，存放在相聯(lián)存儲器中的項可以看成具有下列格式： KEY， DATA 其中 KEY是 地址 ， DATA是 被讀寫信息 。 相聯(lián)存儲器 —— 單元結(jié)構(gòu) 0 1 D WE D M Q S MK 比較結(jié)果 存儲數(shù)據(jù)輸出 屏蔽控制 讀寫控制 . . . 0 0 1 1 1 1 1 0 0 0 . . . . . . . . . 0 1 . . . . . . . . . . . . . . . . . . . . . SRR WSR 0 7 6 5 4 3 2 1 8 n CR MR . . . . . . 字 i W1 . . . . . . ? 設(shè)存儲器有 W個字，字長 n位。 ? MR為屏蔽寄存器 ，與 CR配合適用，字長也為 n位。圖中表示需要按 2～ 6位的內(nèi)容進行比較，所以 MR的 2— 6位為“ 1”，其余各位均置“ 0”。 ? SRR為查找結(jié)果寄存器 ，字長為 W位，假如比較結(jié)果第 i個字滿足要求，則 SRR中的第 i位為“ 1”，其余各位均為“ 0”，若同時有 n個字滿足要求，則相應(yīng)地就有 n位為“ 1”。下面舉例說明： 假如某高校學(xué)生入學(xué)考試總成績已存入相聯(lián)存儲器，如圖所示。 可以用二次查找完成： 第一次 找出“總分”大于 559分的考生名單； 第二次 從名單中再找出總分小于 601分的考生； 因此 分別將 559分和 601分作為關(guān)鍵字段 內(nèi)容置于比較寄存器中。這是因為在這兩種應(yīng)用中，都需要 快速查找 。 ? 比較操作是并行進行的，即 CR中的關(guān)鍵字段與存儲器的所有W個字的相應(yīng)字段同時進行比較。