【正文】 后的信號圖４　PCB設(shè)計　PCB簡介 PCB(Printed Circuit Board),中文名稱為印制電路板，簡稱印制板，是電子工業(yè)的重要部件之一。在較大型的電子產(chǎn)品研究過程中，最近本的成功因素是該產(chǎn)品的印制板設(shè)計、文件編制和制造。電子設(shè)備采用印制板后，由于同類印制板的一致性，從而避免了人工接線的差錯，并可實現(xiàn)電子元器件自動插裝或貼裝、自動焊錫、自動檢測，保證了電子設(shè)備的質(zhì)量，提高了勞動生產(chǎn)率、降低了成本，并便于維修。由于不斷地向高精度、高密度和高可靠性方向發(fā)展，不斷縮小體積、減輕成本、提高性能，使得印制板在未來電子設(shè)備的發(fā)展工作中，仍然保持強大的生命力。印制電路的技術(shù)發(fā)展水平，一般以印制板上的線寬，孔徑，板厚/孔徑比值為代表。雙面板（DoubleSided Boards） 這種電路板的兩面都有布線，不過要用上兩面的導(dǎo)線，必須要在兩面間有適當(dāng)?shù)碾娐愤B接才行。導(dǎo)孔是在PCB上，充滿或涂上金屬的小洞，它可以與兩面的導(dǎo)線相連接。用一塊雙面作內(nèi)層、二塊單面作外層或二塊雙面作內(nèi)層、二塊單面作外層的印刷線路板，通過定位系統(tǒng)及絕緣粘結(jié)材料交替在一起且導(dǎo)電圖形按設(shè)計要求進行互連的印刷線路板就成為四層、六層印刷電路板了，也稱為多層印刷線路板。　Protel電路原理圖繪制Protel電路原理圖繪制是在Protel99SE的原理圖設(shè)計Advanced Schematic 99中完成的，利用系統(tǒng)所提供的各種原理圖繪制工具、在線庫及強大的全局編輯功能完成電路原理圖的繪制。 設(shè)置繪圖環(huán)境。 元件制作（如果庫里沒有自己需要的元件，則需要自己動手創(chuàng)建一個原理圖庫文件（*.Lib），在原理圖庫文件中進行特殊元件設(shè)計）。 編輯與調(diào)整（設(shè)置元件標(biāo)號，設(shè)置元件類型或稱值及其元件封裝，電路元件屬性檢查）。 存盤。 創(chuàng)建PCB文件（*.Pcb）。 元件制作（如果庫里沒有需要的元件封裝形式，則需要自己創(chuàng)建一個PCB元件庫文件（*.Lib），在庫中設(shè)計自己需要的元件）。 參數(shù)設(shè)置（用于設(shè)置布線工作層、地線寬度、電源線線寬、信號線線寬等）。 元件布局（由于網(wǎng)絡(luò)表輸入到PCB文件后，所有的元件都會放在工作區(qū)的零點，重疊在一起，所以需要把這些元器件分開，按照規(guī)則擺放。 PCB布線（可選擇自動布線或者手動布線，自動布線采用無網(wǎng)絡(luò)、基于形狀的對角線技術(shù)，只要設(shè)置相關(guān)參數(shù)，元件布局合理，其成功率幾乎是100%。 覆銅（通常對于大面積的地活著電源覆銅，起到屏蔽作用；對于布線較少的PCB層覆銅，可以保證電鍍效果，或者壓層不變形；覆銅后可給高頻數(shù)字信號一個完整的回流路徑，并減少直流網(wǎng)絡(luò)的布線）。1 存盤。DIP是雙列直插式封裝。DIP是最普及的插裝型封裝）。在PCB設(shè)計中必須準確測量元件的引腳間距，因為它決定著焊盤放置間距。 圖432　實物電路輸出圖 圖433　實物電路圖５　FPGA模塊設(shè)計　FPGA設(shè)計目的目的：通過使用Modelsim、Quartus II等EDA工具設(shè)計一個系統(tǒng)：該系統(tǒng)可以將硬件電路輸出的矩形脈沖進行定時計數(shù)（定時60S）并通過LCD顯示出來。（2） 硬件環(huán)境：FPGA開發(fā)板。 （1）定時器時鐘信號的分頻： 圖521　定時器的時鐘信號分頻（2） LCD顯示的時鐘分頻： 圖522　LCD顯示時的時鐘分頻InputOutputclk50MHz時鐘信號dlk110000分頻輸出時鐘rst復(fù)位dlk_fen定時器時鐘dlk_100LCD顯示時鐘　定時模塊定時模塊的設(shè)計是為了給后續(xù)的計數(shù)器模塊定時，其定時時間為1分鐘（60S），定時的目的就是讓我們測量的時間為1分鐘。 圖54　計數(shù)器 InputOutputclk_mai硬件電路輸出的矩形脈沖data_in計數(shù)結(jié)果rst復(fù)位　顯示模塊顯示模塊的設(shè)計時為了將計數(shù)器輸出的數(shù)據(jù)在LCD上顯示出來。通過這次設(shè)計，讓我深刻學(xué)習(xí)到了數(shù)模電和FPGA各種相關(guān)知識，本次設(shè)計需要我們能夠?qū)⑺鶎W(xué)融會貫通，付諸于實際電路的應(yīng)用和模擬。這次的設(shè)計中，外圍電路基本能很好地輸出相關(guān)信號，SC0073脈搏傳感器由于自身及焊接問題，在采集信號的時候有一定的干擾，選擇芯片方面由于不同型號所以芯片供電方法也有待提高。致謝本課題在選題和研究過程中得到黃海生老師的悉心指導(dǎo)，幫我開拓思路，熱忱鼓勵。感謝馬林鵬同學(xué)為我解惑相關(guān)程序問題，在設(shè)計程序過程中他幫了我很多。在本論文的寫作過程中，黃老師，從選題到開題報告，從寫作到提綱，每每指出我其中存在的問題，嚴格把關(guān)，循循善誘，再次我表示衷心感謝。參考文獻(1) [D].(2) [D].(3) [D].(4) [D].(5) input clk,rst。reg clk1。parameter N = 10000。b0。b0。b1。b0。 endendmodulemodule fenpinqi2(clk1,rst,clk_fen)。output clk_fen。reg[12:0] count2。always (posedge clk1)if(! rst)begin count2 = 139。clk_fen = 139。endelse if ( count2 N/21)begin count2 = count2 + 139。 endelsebegin count2 = 139。clk_fen = ~clk_fen。input clk1,rst。reg clk_100。parameter N = 50。b0。b0。b1。b0。 endendmodulemodule dingshi(clk_fen,rst,a)。output a。reg[6:0]count4。elsebegin if(count4=60) begin count4=count4+1。 end else begin count4=0。 endendendmodulemodule jishi(clk_mai,a,rst,data_in)。input rst。output [7:0]data_in。reg[7:0]count5。elsebegin if(a=1) count5=count5+1。end data_in=count5。input clk。input [7:0] data_in。output reg RS。output enable。output lcd_on。assign lcd_on=1。assign R_W = 0。 reg [31:0] t。d25000) clk_lcd=0。d25000) clk_lcd=1。d50000) t=0。endparameter [3:0] st0= 39。b0001,st2= 39。b0011, st4= 39。b0101,st6= 39。b0111, st8= 39。b1001,st10=39。b1011, st12=39。b1101,st14=39。b1111。reg [7:0] DB0_7_R。 else case (state) st0: begin RS = 0。h38。 end st1: begin RS = 0。h0f。 end st2: begin RS = 0。h06。 end st3: begin RS = 0。h01。 end st4: begin RS = 0。h80。 end st5:begin RS = 1。 //st5為一個空狀態(tài) end default: begin RS = 1。 //st5為一個空狀態(tài) end endcaseendreg [7:0] DB0_7_S。h30。reg enable_R,enable_S。b0) begin if(t39。d12000) enable_R = 139。 else enable_R = 139。 end else enable_R = 139。endreg [31:0] t_flag。 enable_S = 139。 end else if(t_flag 37000 amp。 t_flag 12000) begin enable_S = 139。 t_flag = t_flag 139。 end else if(t_flag == 0) begin enable_S = 139。 t_flag = 139。 end else t_flag = t_flag 139。endassign enable = enable_R | (enable_S amp。endmodule頂層模塊module maibo(clk, clk_mai, rst, RS, R_W, enable, DB0_7, lcd_on, lcd_blon )。input clk_mai。output RS。output enable。output lcd_on。wire clk1。wire clk_100。wire [7:0]data_in。fenpinqi2 f2( .clk1(clk1), .rst(rst), .clk_fen(clk_fen) )。dingshi dd( .clk_fen(clk_fen), .rst(rst), .a(a) )。LCD_1602 ll( .clk(clk), .rst(rst), .data_in (data_in), .data_enable_in(clk_100), .RS(RS), .R_W(R_W), .enable(enable), .DB0_7(DB0_7), .lcd_on(lcd_on), .lcd_blon(lcd_blon),