【正文】 00000=256，B=10000=16，求得D=10000=16，R=0，ready有個(gè)負(fù)脈沖的跳變（因?yàn)榉抡骘@示區(qū)域太小，后面的上升沿沒(méi)有顯示出來(lái)）。圖314 除法控制器rest：復(fù)位信號(hào)，負(fù)脈沖有效；clk：時(shí)鐘控制信號(hào)，輸入的是開(kāi)發(fā)板上48MHz的時(shí)鐘頻率；start：開(kāi)始信號(hào)，高電平有效。parameter STATE_INIT = 339。parameter STATE_RUN = 339。parameter STATE_FINISH = 339。17input clk, rest, start, invalid。reg [2:0] current_state, next_state。reg load, run, err。count=0。run=0。elsenext_state=STATE_RUN。run=1。b1。next_state=STATE_FINISH。endSTATE_FINISH:18beginload=0。end default: next_state =339。endcaseendalways(posedge clk or negedge rest)beginif(!rest) current_state=STATE_INIT。endendmodule除法器狀態(tài)機(jī)分為三個(gè)狀態(tài)：一、STATE_INIT為初始化狀態(tài)；二、STATE_RUN開(kāi)始運(yùn)算狀態(tài)；三、STATE_FINISH運(yùn)算完成狀態(tài)； 除法運(yùn)算器當(dāng)除法運(yùn)算器接到除法控制器發(fā)出裝載信號(hào)，除法運(yùn)算器便開(kāi)始取數(shù)，當(dāng)接到運(yùn)算信號(hào)，除法運(yùn)算器便開(kāi)始運(yùn)算，運(yùn)算完成后發(fā)出一個(gè)ok信通知單片機(jī)運(yùn)算完成可以開(kāi)始顯示，其設(shè)計(jì)模塊如圖316所示。與狀態(tài)機(jī)的invalid端口連接；ok：當(dāng)完成運(yùn)算時(shí)，此端口輸出高電平；D，R：分別為求得的商和余數(shù)；除法器數(shù)據(jù)通路源程序[10]：module div_datapath(clk, rest, A, B, load, run, invalid, D, R,ok)。input clk, rest。input load, run。output [n1:0] D, R。reg [n1:0] BO, D, R。wire [n1:0] minus, carry。assign {carry, minus}={139。b0, BO}。R=0。endelse if(load)beginD=0。BO=B。amp。D=D+139。endelse ok=1。被除數(shù)減去除數(shù)得到數(shù)R，在把數(shù)R與除數(shù)比較，若R大于除數(shù)，則把數(shù)D做加一運(yùn)算，再繼續(xù)用數(shù)R減去除數(shù)，這樣一直運(yùn)算下去，直到數(shù)R小于除數(shù)，所得的D便是商，R則是余數(shù)。圖317 通信信號(hào)轉(zhuǎn)換模塊 除法器各模塊連接詳圖把除法控制器模塊，除法運(yùn)算器模塊，控制信號(hào)轉(zhuǎn)換模塊之間的端口通過(guò)圖形化設(shè)計(jì)的方式進(jìn)行連線，其連線如圖318所示。在把各個(gè)模塊仿真通過(guò)后，并下載到開(kāi)發(fā)板上，利用開(kāi)發(fā)板所帶的LED燈進(jìn)行了初步的測(cè)試，得到正確的結(jié)果，證明這個(gè)設(shè)計(jì)合理。圖319 整體設(shè)計(jì)連線FPGA部分整體設(shè)計(jì)仿真結(jié)果如圖319所示。ready信號(hào)有個(gè)負(fù)脈沖的跳變。22圖319 整體仿真23第4章 顯示及信號(hào)整形設(shè)計(jì) 引言本章主要介紹單片機(jī)與FPGA進(jìn)行通信，并且利用單片機(jī)對(duì)FPGA所測(cè)得頻率結(jié)果進(jìn)行顯示，并且介紹關(guān)于信號(hào)整形，以實(shí)現(xiàn)任意波形的頻率測(cè)量。AT89C51：。74LS244:利用其緩沖功能對(duì)單片機(jī)輸出的段選信號(hào)電流進(jìn)行放大，使數(shù)碼管顯示更亮。74LS14：利用其集成的施密特除法器進(jìn)行波的整形。單片機(jī)的可擦除只讀存儲(chǔ)器可以反復(fù)擦除1000次。由于將多功能8位CPU和閃爍存儲(chǔ)器組合在單個(gè)芯片中，ATMEL的AT89C51是一種高效微控制器， 為很多嵌入式控制系統(tǒng)提供了一種靈活性高且價(jià)廉的方案，其外形及引腳排列如圖42所示。GND：接地。當(dāng)P1口的管腳第一次寫(xiě)1時(shí)，被定義為高阻輸入。在FIASH編程時(shí)，P0口作為原碼輸入口，當(dāng)FIASH進(jìn)行校驗(yàn)時(shí)，P0輸出原碼，此時(shí)P0外部必須被拉高。P1口管腳寫(xiě)入1后，被內(nèi)部上拉為高，可用作輸入，P1口被外部下拉為低電平時(shí)，將輸出電流，這是由于內(nèi)部上拉的緣故。P2口：P2口為一個(gè)內(nèi)部上拉電阻的8位雙向I/O口，P2口緩沖器可接25收，輸出4個(gè)TTL門(mén)電流，當(dāng)P2口被寫(xiě)“1”時(shí)，其管腳被內(nèi)部上拉電阻拉高，且作為輸入。這是由于內(nèi)部上拉的緣故。在給出地址“1”時(shí)，它利用內(nèi)部上拉優(yōu)勢(shì)，當(dāng)對(duì)外部八位地址數(shù)據(jù)存儲(chǔ)器進(jìn)行讀寫(xiě)時(shí)，P2口輸出其特殊功能寄存器的內(nèi)容。P3口：P3口管腳是8個(gè)帶內(nèi)部上拉電阻的雙向I/O口，可接收輸出4個(gè)TTL門(mén)電流。作為輸入，由于外部下拉為低電平，P3口將輸出電流（ILL）這是由于上拉的緣故。RST：復(fù)位輸入。ALE/PROG：當(dāng)訪問(wèn)外部存儲(chǔ)器時(shí)，地址鎖存允許的輸出電平用于鎖存地址的地位字節(jié)。在平時(shí)，ALE端以不變的頻率周期輸出正脈沖信號(hào)，此頻率為振蕩器頻率的1/6。然而要注意的是：每當(dāng)用作外部數(shù)據(jù)存儲(chǔ)器時(shí)，將跳過(guò)一個(gè)ALE脈沖。此時(shí)，ALE只有在執(zhí)行MOVX，MOVC指令是ALE才起作用。如果微處理器在外部執(zhí)行狀態(tài)ALE禁止，置位無(wú)效。在由外部程序存儲(chǔ)器取指期間，每個(gè)機(jī)器周期兩次/PSEN有效。EA/VPP：當(dāng)/EA保持低電平時(shí)，則在此期間外部程序存儲(chǔ)器（0000HFFFFH），不管是否有內(nèi)部程序存儲(chǔ)器。在FLASH編程期間，此引腳也用于施加12V編程電源（VPP）。XTAL2：來(lái)自反向振蕩器的輸出。該反26向放大器可以配置為片內(nèi)振蕩器。如采用外部時(shí)鐘源驅(qū)動(dòng)器件，XTAL2應(yīng)不接。（2）74LS244是八同相三態(tài)緩沖器/線驅(qū)動(dòng)器，其s器件對(duì)應(yīng)為74hc244,常用在單片機(jī)mcu系統(tǒng)中，作為單片機(jī)的輸入輸出數(shù)據(jù)緩沖器，在選通時(shí)輸入數(shù)據(jù)送到總線上，在非選通時(shí)對(duì)總線呈高阻態(tài)，其功能管腳如圖43所示[12]。1Y11Y4,2Y12Y4：輸出端。2G：2Y12Y4輸出控制，低電平有效，高電平高阻。VCC：+5V電源。共陽(yáng)數(shù)碼管是指將所有發(fā)光二極管的陽(yáng)極接到一起形成公共陽(yáng)極(COM)的數(shù)碼管。當(dāng)某一字段的陰極為高電平時(shí)，相應(yīng)字段就不亮。共陰數(shù)碼管在應(yīng)用時(shí)應(yīng)將公共極COM接到地線GND上，當(dāng)某一字段發(fā)光二極管的陽(yáng)極為高電平時(shí)，相應(yīng)字段就點(diǎn)亮。4位八段數(shù)碼管如圖44所示[13]。通過(guò)分時(shí)輪流控制各個(gè)數(shù)碼管的的COM端，就使各個(gè)數(shù)碼管輪流受控顯示，這就是動(dòng)態(tài)驅(qū)動(dòng)。單片機(jī)上電復(fù)位，初始化后進(jìn)入動(dòng)態(tài)顯示程序模塊，并不斷的循環(huán)，單片機(jī)外部中斷2與FPGA模塊的ready端口用導(dǎo)線連接，當(dāng)FPGA完成計(jì)數(shù)和除法運(yùn)算時(shí)，ready端口出現(xiàn)負(fù)脈沖的跳變，此時(shí)單片機(jī)響應(yīng)中斷請(qǐng)求，單片機(jī)進(jìn)入中斷服務(wù)子程序，在中斷子程序中，單片機(jī)讀取FPGA模塊送了的數(shù)值，把這11位2進(jìn)制數(shù)轉(zhuǎn)換為BCD碼，并譯碼以便作為L(zhǎng)ED的段選信號(hào)。圖45 動(dòng)態(tài)顯示程序流程圖 單片機(jī)顯示硬件設(shè)計(jì)AT89C51：。74LS244:利用其緩沖功能對(duì)單片機(jī)輸出的段選信號(hào)電流進(jìn)行放大，使數(shù)碼管顯示更亮。28圖46 顯示電路設(shè)計(jì)在位選信號(hào)上，利用三極管的放大功能對(duì)電流進(jìn)行放大，使數(shù)碼管顯示更亮，器電阻參數(shù)選擇和設(shè)計(jì)如圖47所示。當(dāng)輸入的信號(hào)不是邏輯量而是模擬信號(hào)時(shí)，信號(hào)通過(guò)施密特除法器進(jìn)行整形，既可變成方波，并且被整形的方波周期和占空比等都是不變的。利用74LS14進(jìn)行波的整形時(shí)優(yōu)點(diǎn)是免去了復(fù)雜的外部電路，使得總體電路變得清晰明了。在于FPGA進(jìn)行連接前，編寫(xiě)簡(jiǎn)單的顯示驗(yàn)證程序?qū)懭雴纹瑱C(jī)，LED燈正常顯示。結(jié)果證明此硬件電路板設(shè)計(jì)可靠。調(diào)節(jié)信號(hào)發(fā)生器，發(fā)出三角波，加上直流電平，使得信號(hào)大于0V。通過(guò)探針輸入到74LS14的一個(gè)輸入端，經(jīng)過(guò)74LS14集成的三個(gè)施密特除法器，輸出到FPGA的被測(cè)量信號(hào)端口。圖51 實(shí)驗(yàn)驗(yàn)證一從圖51看出，,測(cè)得的頻是6Hz。調(diào)試驗(yàn)證過(guò)程中出現(xiàn)的問(wèn)題和改進(jìn)方案：?jiǎn)栴}一、連線沒(méi)有錯(cuò)誤，但單片機(jī)上電時(shí)LED卻沒(méi)能正確顯示。問(wèn)題二、測(cè)量得出一個(gè)隨機(jī)數(shù)。起初利用一個(gè)施密特觸發(fā)器，通過(guò)示波器檢測(cè)，發(fā)現(xiàn)所得方波并不理想，通過(guò)連續(xù)使用三個(gè)74LS14上集成的施密特觸發(fā)器才得到較為理想的方波。33結(jié) 論能夠?qū)崿F(xiàn)從1Hz1KHz，1KHz1MHz的頻率測(cè)，基本完成課題要求。因此每個(gè)模塊都需要通過(guò)時(shí)鐘來(lái)控制實(shí)現(xiàn)所要求的邏輯功能。此除法器利用的是最基本的除法算法，即利用減法來(lái)做除法運(yùn)算。整形電路：試著通過(guò)用VerilogHDL語(yǔ)言來(lái)編寫(xiě)過(guò)零比較器，直接用FPGA來(lái)做信號(hào)整形，但由于FPGA的I/O口輸入輸出的都是邏輯高低電平，而不能識(shí)別模擬輸入信號(hào)，因此FPGA在做信號(hào)整形時(shí)必須先通過(guò)A/D轉(zhuǎn)換，因此增加了電路的復(fù)雜性。顯示電路：方案一、通過(guò)用VerilogHDL語(yǔ)言直接編寫(xiě)動(dòng)態(tài)顯示程序來(lái)控制LED數(shù)碼管的顯示。方案一實(shí)現(xiàn)簡(jiǎn)單，無(wú)需任何外部硬件電路，只需編寫(xiě)程序下載到EasyFPGA030進(jìn)行顯示。在此次設(shè)計(jì)過(guò)程中由于經(jīng)驗(yàn)不足，所以總體設(shè)計(jì)還有些瑕疵。原因出現(xiàn)在計(jì)數(shù)之后的數(shù)據(jù)處理部分，使用VerilogHDL編寫(xiě)的除法器做除法運(yùn)算時(shí)，只能得到商和余數(shù)，而不能得到二進(jìn)制表示的小數(shù)，因此在后面的顯示時(shí)把余數(shù)給忽略了，所以只能測(cè)出基礎(chǔ)頻率的整數(shù)倍。在Libero集成開(kāi)發(fā)環(huán)境中把一些芯片做成軟核，可以引入到FPGA中。 34此設(shè)計(jì)只能對(duì)1Hz1MHz的頻率進(jìn)行測(cè)量，而不能測(cè)量信號(hào)的占空比，脈寬，周期的測(cè)量。若加入這些功能，單片機(jī)便不僅僅是控制顯示，而且對(duì)FPGA進(jìn)行輸入控制，控制FPGA去完成哪個(gè)測(cè)量。先生謙遜無(wú)私的高尚品質(zhì)、樸實(shí)真誠(chéng)的做人原則和一絲不茍的敬業(yè)精神，對(duì)學(xué)生將永遠(yuǎn)的鞭策。從論文選題、實(shí)驗(yàn)仿真到最后論文的撰寫(xiě)，李老師都做了悉心的指導(dǎo)，并提出了許多寶貴的建議。特別感謝研究所實(shí)驗(yàn)室老師和師兄、師姐為我論文的完成提供了許多幫助。a Dolores Vald233。 Fari241。a Jos233