【正文】 = A + B + Cin 。 {Count， Sum}表示對位數(shù)的擴展，因為兩個 1bit 相加，和有兩位，低位放在Sum 變量中，進位放在 Count 中。 always 語句是一直重復執(zhí)行，由敏感表（ always 語句括號內(nèi)的變量）中的變量觸發(fā)。 always 語句從 0 時刻開始。 并且在順序過程執(zhí)行結束后被掛起。 結構化的建模方式就是通過對電路結構的描述來建 模，即通過對器件的調(diào)用（ HDL概念稱為例化），并 使用線網(wǎng)來連接各器件的描述方式。結構化的描述方式反映了一個 設計的層次結構。 模塊的結構化描述 module FA_Str (A, B, Cin, Sum, Cout)。 output Sum, Cout。 xor X1 (S1, A, B)。 and A1 (T3, A, B)。 and A3 (T1, A, Cin)。 Endmodule 1位全加器電路 該實例顯示了一個全加器由兩個異或門、三個與門、一個或門構成。代碼顯示了用純結構的建模方式，其中xor 、 and、 or 是 Verilog HDL 內(nèi)置的門器件。 括號內(nèi)的 S1， A， B 表明該器件管腳的實際連接線 （信號）的名稱，其中 A、 B是輸入， S1是輸出。 4位全加器可以使用 4個 1位全加器模塊描述 module FourBitFA (FA, FB, FCin, FSum, FCout )。 output [3:0] FSum input FCin。 wire [ 1: 3] FTemp。 FA_Str FA2( .A(FA[2]), .B(FB[2]), .Cin(FTemp[1]),.Sum(FSum[2]), .Cout(FTemp[2]))。 FA_Str FA4(FA[4], FB[4], FTemp[3], FSum[4], FCout)。 在模塊實例語句中， 端口可以與名稱或位置關聯(lián) 。 最后兩個實例語句，實例 FA3和 FA4使用 位置關聯(lián)方式 將端口與線網(wǎng)關聯(lián)。 混合描述方式 結構的和行為的描述自由混合。 module FA_Mix (A, B, Cin, Sum, Cout)。 output Sum, Cout。 reg T1, T2, T3。 xor X1(S1, A, B)。 always ( A or B or Cin ) //always語句 begin T1 = A amp。 T2 = B amp。 T3 = A amp。 Cout = (T1| T2) | T3。 // 連續(xù)賦值語句 endmodule 只要 A或 B上有事件發(fā)生，門實例語句即被執(zhí)行。 只要 S1或 Cin上有事件發(fā)生，就執(zhí)行連續(xù)賦值語句。 ? assign? 語句 、 實例元件 和 ? always? 塊 描述的邏輯功能是同時執(zhí)行的，也就是 并發(fā) 的，如果把這三項寫到一個 VeriIog 模塊文件中去，它們的次序不會影響邏輯實現(xiàn)的功能。? always? 塊中的語句稱為 ? 順序語句 ? 。 注意 在實際的設計中，往往是多種設計模型的混 合。如上面的 4bit 全加器，對頂層模塊 （ Four_bit_FA)采用結構描述方式對低層進行 例化，對低層模塊（ FA）可采用結構描述、數(shù) 據(jù)流描述或行為級描述。 output out。 Assign out = ( sel== 0 ) ? a : b。 input a, b, sl。 reg out。 else out = b。 outputout。 notgate1( 1, sel)。 andgate3( 3, b, sel)。 endmodule 全加器的門級描述 全加器的行為級描述 模塊 的 測試 需要有測試激勵信號輸入到被測模塊 需要記錄被測模塊的輸出信號 需要把用功能和行為描述的 Verilog模塊 轉換為門級電路互連的電路結構 （ 綜合 ） 。 需要對布局布線后的電路結構進行測試 。 模塊的測試 1測試平臺（ Test Bench） 在輸入端口加入測試信號，從輸出端口檢測其輸出結果是否正確 2通常將需要測試的對象稱之為 DUT（ Device Under Test） 3 測試模塊 要調(diào)用 DUT 包含用于測試的激勵信號源 能夠實施對輸出信號的檢測，并報告檢測的結果 測試平臺 測試平臺 是驗證對象電路的工作狀態(tài)是否正確的測試用模塊。 Verilog HDL不僅提供描述設計的能力，而且提供對激勵、控制、存儲響應和設計驗證的建模能力。 ㈡ 測試平臺的 HDL描述 HDL仿真器 將測試平臺中描述的激勵信號按照所定時間提供給被測電路。 將仿真后被測電路產(chǎn)生的輸出信號以部波形、數(shù)據(jù)或文字的方式表示出來。 reg … 。 //被測模塊輸入 /輸出變量類型定義 initial begin … 。 … 。 end … … //產(chǎn)生測試信號 Testedmd m(.in1(ina), .in2(inb), .out1(outa), .out2(outb) )。 … .。 reg a, b, sel。 //引用多路器實例 mux2_m (out, a, b, sel)。 b=1。 10 b=0。 sel=1。 10 $stop。 reg a, b, s。 // 產(chǎn)生測試激勵信號 initial begin a = 0。 s = 0。 10 b = 0。 10 b = 1。 10 $finish。 endmodule 如何觀察被測模塊的響應 在 initial 塊中 ， 用系統(tǒng)任務 $time 和 $monitor $time 返回當前的仿真時刻 $monitor 只要在其變量列表中有某一個或某幾個變 量值發(fā)生變化 ， 便在仿真單位時間結束時顯示其變量列表中所有變量的值 。 end 時間單位末的概念 `timescale 1ns/1ns module testfixture。 wire out。 // Apply stimulus initial begin a = 0。 sel = 0。 5 b = 1。 5 a = 1。 end // Display results initial $monitor($time, out=%b a=%b b=%b sel=%b, out, a, b,