【正文】 植的 , 也就是說 , 要更改另一產(chǎn)品系列或部件號(hào)時(shí) , 需要重新設(shè)計(jì)整個(gè)電路 , 只因?yàn)楦牧碎T延遲 . ） Always use fully synchronous design. You never need to reply on gate delay if your design is fully synchronous. （始終使用完全同步設(shè)計(jì) . 如果設(shè)計(jì)是全同步的 , 則無需回應(yīng)門延遲 . ） 32． This time I download another program to another chip SpartanII XC2S50PQ208 in another circuit, while it fails, and show the following message: . . . Checking boundaryscan chain integrity. . . ERROR:JTag Boundaryscan chain test failed at bit position 39。 on instance 39。(a substitute for the real name of file). A problem may exist in the hardware configuration. Check that the cable, scan chain, and power connections are intact, that the specified scan chain configuration matches the actual hardware, and that the power supply is adequate and delivering the correct voltage. ERROR:JTag Boundary scan chain has been improperly specified. Please check your configuration and reenter the boundaryscan chain information. Boundaryscan chain validated unsuccessfully. ERROR:JTag : The boundaryscan chain has not been declared correctly. Verify the syntax and correctness of the device BSDL files, correct the files, reset the cable and retry this mand. With so many messages, I don39。339。***39。 BEGIN TEM=PIN50 AND PIN51。 END EXER2_ARCH。 END EXER2_ARCH。s perspective, you can think of a vhdl signal as an electrical signal. So basically you can declare every object as signal. From a simulation39。t to make additional optimize. Because the lpm function code is the best way to fit the structure of device, which is designed by altera factory specialist who is very familiar with our device structure. （參考譯文：可以使用軟件里的 megawizard(lpm_counter)來生成計(jì)數(shù)器 , 選擇帶有 VHDL 的輸出語言 . 這應(yīng)該是實(shí)現(xiàn)計(jì)數(shù)器的有效方法 , 而且不用進(jìn)行額外的優(yōu)化 . 因?yàn)?lpm 功能代碼最適合此設(shè)計(jì)結(jié)構(gòu) , 這種結(jié)構(gòu)是非常熟悉我們的設(shè)計(jì)結(jié)構(gòu)的 altera 專家設(shè)計(jì)的 . ） 39． 一般情況下用 Synplify Pro 綜合后生成的 edf 文件經(jīng) MP2 編譯后與用 MP2 綜合及編譯相比較 , 占用資源較少 , 但在使用層次化設(shè)計(jì)中 , 使用 Synplify Pro綜合頂層文件后得到的 edf 文件經(jīng) MP2 編譯后與用 MP2 綜合 及編譯該頂層文件相比較卻大大的占用資源 , 請(qǐng)問 , 在使用 Synplify Pro 綜合層次化設(shè)計(jì)中如何才能節(jié)省資源？ 答：在使用軟件做優(yōu)化時(shí)存在這樣一個(gè)平衡關(guān)系 : 資源利用率與速度的平衡 . 資源利用率提高了 , 也就是節(jié)省了資源 , 但整個(gè)設(shè)計(jì)的性能可能會(huì)降低了 . 同樣盡力去優(yōu)化系統(tǒng)性能 , 提高速度 , 那資源的利用也可能會(huì)增加 . 當(dāng)在使用層次化設(shè)計(jì)中 , 如何來優(yōu)化整體設(shè)計(jì) , 最關(guān)鍵的就是層次與模塊的劃分 . 在劃分層次和模塊是有幾點(diǎn)建議 : 1)以功能來劃分 。s a brief list of new features in ISE4. 2i （以下是 ISE4. 2i新特性的要點(diǎn)） Device support for VirtexII Pro and CoolRunnerII （設(shè)備支持 VirtexII Pro 和 CoolRunnerII） Provides 2 new source types, BMM files and ELF files, for embedded VirtexII Pro PowerPC and Microblaze processor support. BMM file is the Block RAM Memory Map file that describes the anization of Block RAM memory. ELF file is the Executable and Linkable Format file contains the executable CPU code image to be stored in Block RAM as specified in the BMM file. （提供 2 個(gè)新的源類型： BMM 文件和 ELF 文件 , 以支持嵌入式 VirtexII Pro PowerPC 和Microblaze 處理器 . BMM 文件是“塊 RAM 內(nèi)存圖”文件 , 它描述了塊 RAM 內(nèi)存的結(jié)構(gòu) . ELF文件是“可執(zhí)行和可鏈接格式”文件 , 它包含存儲(chǔ)在 BMM 文件中指定的塊 RAM 的可執(zhí)行CPU 代碼圖 . ） Improved PAD file for easier to import into a spreadsheet program for viewing, sorting and printing. （改進(jìn) PAD 文件 , 以便導(dǎo)入到電子表格程序中 , 供查看、存儲(chǔ)和打?。? iMPACT now incorporates the functionality of the PROM File Formatter and Xilinx System ACE software. （ iMPACT 與 PROM文件格式程序和 Xilinx系統(tǒng) ACE 軟件的功能相結(jié)合） XST enhancement for better language support and preservation of internal signal names. （ XST 增強(qiáng)了語言支持 , 并能保存內(nèi)部信號(hào)名稱 . ） For more information regarding Xilinx ISE4. 2i, please visit our website . xilinx. （更多有關(guān) Xilinx ISE4. 2i的信息 , 請(qǐng)?jiān)L問網(wǎng)站 . xilinx. ） . 45． 經(jīng)常看到 gate 這個(gè)詞 . 能夠具體解釋一下它的含義 , 例舉其用法以及如何避免問題？ 答： Here39。 //VHDL Component Declaration: COMPONENT SRFF PORT (s : IN STD_LOGIC。 clk : IN STD_LOGIC。 prn : IN STD_LOGIC。 END COMPONENT。 //VHDL Component Declaration: COMPONENT LATCH PORT (d : IN STD_LOGIC。 q : OUT STD_LOGIC)。 不同點(diǎn)在于 SRFF是一個(gè)觸發(fā)器 , 而 LATCH只是一個(gè)鎖存器 , 更詳細(xì)的真值表可以從軟件的 HELP 文檔中可以查到 . 51． 想在內(nèi)部上拉輸入信號(hào) , 所使用的設(shè)備是 FLEX6016. 怎么做？ 答：可以在 MAXPLUSII 中選定該信號(hào) , 然后選擇 assign logic optionIndividual logic options Enable pullup resistor. 然后重新編譯一下就可以了 . 52． 有關(guān)輸入信號(hào)的上拉問題（前題） , 按照專家的回答做過 , 但是失敗了 , 不知道是什么原因?qū)е铝舜朔ú豢尚校窟€有沒有別的辦法？ 答： Altera 的 FLEX6000 系列在 I/O管腳上是沒有上下拉電阻的 , 所以加了約束也沒有作用 . 53． 使用 AHDL語言編寫 的程序 . 在 Quartus II 1. 0下編譯 , 使用的是 20K400EBC6523的片子 . 將編譯產(chǎn)生的 pof 文件下載到 EPROM 里 , 但是在程序沒有多大修改的情況下(僅僅改變一些測(cè)試管腳 ), 程序運(yùn)行結(jié)果不一樣 . 具體表現(xiàn)在 DSP 芯片啟動(dòng) FPGA 里的一根控制線不穩(wěn) . 答：邏輯功能仿真結(jié)果如何？在修改前后有沒有改變？假如說功能仿真是對(duì)的 , 請(qǐng)確認(rèn)設(shè)計(jì)Timing 是否滿足要求 , 尤其是 IO 的 Timing 要求是否達(dá)到 . 在可能的情況下進(jìn)行后仿真 , 其仿真結(jié)果能夠確保你的邏輯在 PCB板上正常地工作 . 假如仿真結(jié)果與 Timing要求都沒有問題 , 其邏輯一定能在板子上正常地工作 . 54． 當(dāng)一個(gè)輸入信號(hào)不滿足觸發(fā)器的 Setup/Hold時(shí)間時(shí) , 觸發(fā)器的輸出信號(hào)是不是一穩(wěn)定狀態(tài)（或?yàn)?0, 或?yàn)?1, 當(dāng)下一次的輸入信號(hào)滿足 Setup/Hold 時(shí)間時(shí) , 觸發(fā)器能正確地輸出）？由于此時(shí)觸發(fā)器處于亞穩(wěn)態(tài) , 以前看過一些資料 , 某些器件的輸出可能是振蕩狀態(tài) , 即此時(shí)、將來的輸出信號(hào)不可預(yù)測(cè) , 與時(shí)鐘信號(hào)、輸入信號(hào)無關(guān) . 我想問的是Altera器件對(duì)此情況是如何處理？因?yàn)槟承┣闆r下 , 當(dāng)輸入信號(hào)超過 1個(gè) Clk時(shí)間 , 只 是在第一個(gè) Clk 周期內(nèi) , 不滿足 Setup/Hold, 但是其他的 Clk 周期內(nèi) , 滿足 Setup/Hold. 答：關(guān)于這個(gè)問題 , 建議參考一下 ALTERA的文檔 AN42. 該文檔詳細(xì)地討論了 ALTERA器件的亞穩(wěn)態(tài)性 . 網(wǎng)上的地址是 altera. /literature/an/an042. pdf. 55． 在中國(guó)市場(chǎng)上 , 可以容易買到使用 Altera 公司的軟件 MAX+PlussII 進(jìn)行 VHDL 和FPGA設(shè)計(jì)的教程書籍 , 但是卻鮮有使用 Xilinx foundation 軟件平臺(tái)的書籍 , Xilinx是否 考慮增強(qiáng)這方面內(nèi)容？ 答： Thank you for your input. In fact there are a number of books available in the market on Xilinx FPGA and development tools. A good example is the title XILINX 數(shù)字系統(tǒng)集成技術(shù) by Professor 朱明程 , published by Southeast University Press. We will work closely with local publishers to bring out more titles on Xilinx products. （市場(chǎng)上還是有幾本 Xilinx FPGA和開發(fā)工具的書 . 比較好的有朱明程教授編的《 XILINX 數(shù)字系統(tǒng)集成技術(shù)》 , 東南大學(xué)出版社出版 . Xilinx公司也將會(huì)與本地出版商密切合作 , 推出更多針對(duì) Xilinx產(chǎn)品的書籍 . ） 56． 在 ISE4. 1環(huán)境下編寫一個(gè)包結(jié)構(gòu) , 里面有幾個(gè)函數(shù) , 編譯通過 , 而 MODELSIM 仿真出錯(cuò) , 提示：沒有找到此 PACKAGE, 為什么？ 答： After you have created the package, you need to add it to your project. In the source window, right click and select Add source, pick the source file for your vhdl package, and then select Vhdl package. The package will then be added to you