【正文】 之一，適合開發(fā)中小規(guī)模PLD/FPGA。 MAX+PLUS II 的設計過程可用圖 21 流程圖表示。 項目編譯 完成對設計的處理， MAX+PLUS 提供了一個完全集成的編譯器（ Compiler）。在編譯過程中其生成一系列標準文件可進行時序模擬，適配等。圖 22 即為 MAX+PLUS 編譯器編譯對話框。 項目編程 將設計下載 /配置到 EPM7128 可編程器件中去。見圖 23 無錫科技職業(yè)學院畢業(yè)設計（論文） 基于 VHDL 交通燈系統(tǒng)的設計 9 EWTH EWTL SNTH SNTL CP CLK 圖 23： CPLD 模塊內部組成 以下為 CPLD 模塊中的一些主要程序 1）紅綠燈模塊程序： library ieee。 use 。 ewr,ewy,ewg:out std_logic。 end jtd。 type rgysn is(yellow,green,red)。 variable thew,tlew:std_logic_vector(3 downto 0)。 begin if clk39。139。039。 tlew:=1001。139。139。039。 thew:=thew1。 end if。 tlew:=0000。039。 end if。 when red=if aew=39。 then thew:=0100。 aew:=39。 ewr=39。 ewy=39。 else if not(thew=0000 and tlew=0001) then if tlew=0000 then tlew:=1001。 else tlew:=tlew1。 else thew:=0000。 aew:=39。 stateew:=green。 end if。039。 tlew:=0100。139。139。039。 thew:=thew1。 end if。 tlew:=0000。039。 end if。 end case。 ewth=thew。 end process。 2）分頻器程序： ENTITY clkdiv IS PORT(clk:IN STD_LOGIC。 END clk_div。 SIGNAL clk_temp:STD_LOGIC。 clk_temp=NOT clk_temp。 END IF。 END PROCESS。 END rtl； 3）七段譯碼器： LIBRARY IEEE。 ENTITY sevenv IS PORT(d:IN INTEGER RANGE 0 TO 15。 END sevenv?！?a~g 分別為 111110，顯示為 0； WHEN 1=S=”0000110”?！? WHEN 3=S=”1111001”?！? WHEN 5=S=”1011011”。——6 無錫科技職業(yè)學院畢業(yè)設計（論文） 基于 VHDL 交通燈系統(tǒng)的設計 14 WHEN 7=S=”1110000”。——8 WHEN 9=S=”1111011”。 END CASE。 END a； 無錫科技職業(yè)學院畢業(yè)設計（論文） 基于 VHDL 交通燈系統(tǒng)的設計 15 第三章 CPLD 的介紹 簡介 CPLD(Complex Programmable Logic Device)復雜 可編程邏輯器件 ，是從 PAL和 GAL 器件發(fā)展出來的器件，相對而言規(guī)模大，結構復雜，屬于 大規(guī)模集成電路 范圍。其基本設計方法是借助集成開發(fā) 軟件 平臺，用原理圖、硬件描述語言等方法，生成相應的目標文件，通過下載電纜（ “在系統(tǒng) ”編程 ）將代碼傳 送到目標 芯片 中，實現(xiàn)設計的 數(shù)字系統(tǒng) 。其中 MC 結構較復雜，并具有復雜的 I/O 單元互連結構，可由用戶根據(jù)需要生成特定的電路結構，完成一定的功能。 發(fā)展 動態(tài) 及應用 20 世紀 70 年代，最早的 可編程邏輯器件 PLD 誕生了。為彌補 PLD 只能設計小規(guī)模電路這一缺陷， 20 世紀 80 年代中期，推出了復雜 可編程邏輯器件 CPLD。 的 特點 CPLD 具有 編程 靈活、集成度高、設計開發(fā)周期短、適用范圍寬、開發(fā)工具先進、設計制造成本低、對設計者的硬件經驗要求低、標準產品無需測試、保密性強、價格大眾化等 特點，可實現(xiàn)較大規(guī)模的電路設計，因此被廣泛應用于產品的 原型設計 和產品生產 (一般在 10,000 件以下 )之中。 CPLD 器件已成為電子產品不可缺少的組成部分，它的設計和應用成為電子工程師必備的一種技能。無錫科技職業(yè)學院畢業(yè)設計（論文） 基于 VHDL 交通燈系統(tǒng)的設計 16 其基本設計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應的目標文件，通過下載電纜（ “在系統(tǒng) ”編程）將代碼傳送到目標芯片中，實現(xiàn)設計的數(shù)字系統(tǒng)。CPLD 的工作大部分是在電腦上完成的。 7128 這塊芯片各管腳已引出，將數(shù)碼管、搶答開關、指示燈、蜂鳴器通過導線分別接到芯片板上，通電測試，當搶答開關按下，對應位的指示燈應當亮，答對以后，裁判給加分后，看此時數(shù)碼顯示加分結果是否正確，如發(fā)現(xiàn)有問題，可重新修改原理圖或硬件描述語言，完善設計。如果要對芯片進行其它設計，比如進行交通燈設計，要重新畫原理圖、或寫硬件描述語言，重復以上工作過程，完成設計。 家庭成員：經過幾十年的發(fā)展，許多公司都開發(fā)出了 CPLD 可編程邏輯器件。通常的分類方法是： 將以乘積項結構方式構成邏輯行為的器件稱為 CPLD，如 Lattice 的 ispLSI系列、 Xilinx 的 XC9500 系列、 Altera 的 MAX7000S 系列和 Lattice(原 Vantis)的Mach 系列等。 ① CPLD 更適合完成各種算法和組合邏輯 ,FPGA 更適合于完成時序邏輯。 ② CPLD 的連續(xù)式布線結構決定了它的時序延遲是均勻的和可預測的 ,而FPGA 的分段式布線結構決定了其延遲的不可預測性。 CPLD 通過修改具有固定內連電路的邏輯功能來編程 ,FPGA 主要通過改變內部連線的布線來編程 。 ④ FPGA 的集成度比 CPLD 高 ,具有更復雜的布線結構和邏輯實現(xiàn)。 CPLD 的編程采用 E2PROM 或FASTFLASH 技術 ,無需外部存儲器芯片 ,使用簡單。 ⑥ CPLD 的速度比 FPGA 快 ,并且具有較大的時間可預測性。 ⑦ 在編程方式上 ,CPLD 主要是基于 E2PROM 或 FLASH 存儲器編程 ,編程次數(shù)可達 1 萬次 ,優(yōu)點是系統(tǒng)斷電時編程信息也不丟失。 FPGA 大部分是基于 SRAM 編程 ,編程信息在系統(tǒng)斷 電時丟失 ,每次上電時 ,需從器件外部將編程數(shù)據(jù)重新寫入 SRAM 中。 ⑧ CPLD 保密性好 ,FPGA 保密性差。 基于以上特點我們選取 CPLD 即 EM7128SLC84 作控制芯片。 CPLD 接收 12MHz 時鐘信息，多位 LED 用動態(tài)掃描顯示 。 圖 41：交通燈系統(tǒng) 基本原理圖 模塊 及功能 介紹 時鐘模塊 時鐘模塊主要提供給 CPLD12MHZ 的時鐘信息， 74LS00 的邏輯功能為兩輸入端四與非門，如下圖 43。 圖 44：輸入模塊 輸出模塊 東西和南北方向的紅綠燈和數(shù)碼管的顯示見圖 46。 圖 45： CPLD 控制模塊 電源模塊 電源模塊主要是把由交流變壓器輸出的 12V 交流電變成 5V 的直流電，原理見圖 42。如此循環(huán)往復，如圖 51 所示。 在畢業(yè)論文設計過程中，我遇到了許多的 問題 。除了敬佩 謝麗君 老師的專業(yè)水平以外， 她 的治學嚴謹和科學研究的精神也是我永遠學習的榜樣，并將積極影響我今后的學習和工作，我才得以解決畢業(yè)設計中遇到的種種問題。還有謝謝我周圍的同窗朋友，他們在我設計中給了我許多寶貴的意見和建議。 無錫科技職業(yè)學院畢業(yè)設計（論文） 基于 VHDL 交通燈系統(tǒng)的設計 25 參考文獻 ［ 1］ 黃任編著 .VHDL 入門 ?解惑 ?經典實例 ?經驗總結 ： 第一版 .北京 :北京航空航天大學出版社 . ［ 2］潘松，黃繼業(yè)編著 .EDA 技術與 VHDL： 第二版 . 北京 :清華大學出版社 . ［ 3］王鎖萍編著 .電子設計自動化教程 .成都 :電子科技大學出版社 . ［ 4］ 史萍編著 .基于 VHDL 語言的邏輯電路設計教程 .江蘇：無錫科技職業(yè)學院 . ［ 5］ CPLD 簡介及 MAX+PLUS II 簡介 參考百度 文庫 ［ 6］徐志軍 ,徐光輝編著 .CPLD/FPGA 的開發(fā)與應用 .北京 :電子工業(yè)出版社 . ［ 7］ 居吉喬 . Protel 99 SE 實用教程 [M]. 北京：化學工業(yè)出版社 .