【正文】 RAM控制器內(nèi)核 預(yù)充電命令 (t_rp)的持續(xù)時間 ?允許值： ?默認值： 20ns ? 描述：預(yù)充電命令周期。 SDRAM控制器內(nèi)核 訪問時間 (t_ac) ?允許值： ?默認值： ? 描述：時鐘邊沿的訪問時間。 SDRAM控制器內(nèi)核 寫恢復(fù)時間 (t_wr,無自動預(yù)充電 ) ?允許值： ?默認值： 14ns ? 描述：如果執(zhí)行了明確的預(yù)充電命令，寫恢復(fù)。 SDRAM控制器內(nèi)核 ? 軟件編程 當通過 Avalon接口訪問時， SDRAM控制器操作起來像簡單的 SRAM存儲器，沒有可配置的軟件設(shè)置，沒有存儲器映射的寄存器。 SDRAM控制器內(nèi)核 ? SDRAM應(yīng)用 SDRAM控制器128Mbits16Mbytes32位 數(shù)據(jù)寬度SDR AM器 件Altera FPGAAvalon從機接口到片內(nèi)邏輯addrCtlnCSData(32bit)一個帶 32位數(shù)據(jù)總線的 128Mbit SDRAM芯片 SDRAM控制器內(nèi)核 ? SDRAM應(yīng)用 兩個帶 16位數(shù)據(jù)總線的 64Mbit SDRAM芯片 SDRAM控制器64Mbits8Mbytes16位 數(shù)據(jù)寬度SDR AM器 件Altera FPGAAvalon從機接口到片內(nèi)邏輯addrCtlnCSData(32bit)64Mbits8Mbytes16位 數(shù)據(jù)寬度SDR AM器 件16bit16bit SDRAM控制器內(nèi)核 ? SDRAM應(yīng)用 兩個帶 32位數(shù)據(jù)總線的 128Mbit SDRAM芯片 SDRAM控制器128Mbits16Mbytes32位 數(shù)據(jù)寬度SDR AM器 件Altera FPGAAvalon從機接口到片內(nèi)邏輯addrCtlnCS[0]Data(32bit)128Mbits16Mbytes32位 數(shù)據(jù)寬度SDR AM器 件32bit32bitnCS[1]第 4章 目錄 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 CFI控制器內(nèi)核 ? CFI控制器內(nèi)核綜述 對于 Nios II處理器， Altera為 CFI控制器提供硬件抽象層 (HAL)驅(qū)動程序。因此，用戶不需要寫任何代碼就可以訪問遵循 CFI接口規(guī)范的 Flash器件。 Presets ： 選擇預(yù)設(shè)好的 CFI Flash。 ?數(shù)據(jù)寬度： Flash數(shù)據(jù)總線寬度。 CFI控制器內(nèi)核 ? － CFI 控 制 器 內(nèi) 核 設(shè) 置 CFI控制器框圖 Timing： 用于完成時序設(shè)置，包括建立時間、等待周期、保持時間等。 Wait：每次數(shù)據(jù)傳輸過程中， read或 write信號需要保持的時間。 Units：用于 Setup、 Wait和 Hold值的時間單位，可以是 ns、 us、 ms和時鐘周期。對于 Nios II處理器用戶， Altera提供 HAL系統(tǒng)庫驅(qū)動程序和 API函數(shù)來支持對 Flash存儲器的擦除和寫操作。 帶 Avalon接口的 EPCS設(shè)備控制器內(nèi)核（“ EPCS控制器”）允許 NiosII系統(tǒng)訪問 Altera EPCS串行配置器件。 EPCS控制器內(nèi)核 ? EPCS控制器內(nèi)核綜述 EPCS控制器可用于： ? 在 EPCS器件中存儲程序代碼。 ? 管理 FPGA配置數(shù)據(jù)。 1KB的片內(nèi)存儲器 EPCS控制器內(nèi)核 ? 軟件編程 Altera提供的 HAL Flash設(shè)備驅(qū)動程序已經(jīng)完全屏蔽了 Flash的硬件訪問細節(jié)，訪問 EPCS Flash的軟件編程和訪問 CFI Flash的軟件編程完全一樣。 EPCS控制器內(nèi)核 ? 軟件編程 定義集成到 HAL系統(tǒng)庫所需的驅(qū)動程序的頭文件和源文件。 第 4章 目錄 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 定時器內(nèi)核 ? 定時器內(nèi)核綜述 定時器是掛載在 Avanlon總線上的 32位定時器，特性如下： ? 兩種計數(shù)模式：單次減 1和連續(xù)減 1計數(shù)模式 ? 定時器到達 0時產(chǎn)生中斷請求 (IRQ)； ? 可選擇設(shè)定為看門狗定時器，計算到達 0時復(fù)位系統(tǒng)； ? 可選擇輸出周期性脈沖，在定時器計算到達 0時輸出脈沖； ? 可由軟件啟動、停止或復(fù)位定時器； ? 可由軟件使能或屏蔽定時器中斷。 ? 處理器可通過寫數(shù)據(jù)到 periodl和 periodh寄存器來設(shè)定定時器周期。 ? 處理器可以通過寫 snapl或 snaph獲取計數(shù)器的當前值。 定時器內(nèi)核 ? － 定 時 器 內(nèi) 核 配 置 選 項 定時器配置選項頁 Initial perod： 用于預(yù)設(shè)硬件生成后的定時器周期，即 periodl和 periodh寄存器的值。 定時器配置選項頁 定時器內(nèi)核 ? － 定 時 器 內(nèi) 核 配 置 選 項 Writeable perod： ? 使能：主控制器可通過寫 period而改變向下計數(shù)周期。 Readable snapshot： ? 使能：主控制器可讀當前向下計數(shù)器的值。 Snap寄存器不在硬件中存在。 ? 禁能：定時器連續(xù)運行。 ? 禁能： timeout_out信號不存在。 ? 禁能： resetrequest信號不存在。 1. HAL系統(tǒng)庫支持 2. 系統(tǒng)時鐘驅(qū)動程序 3. 時間標記驅(qū)動程序 4. 軟件文件 第 4章 目錄 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 UART內(nèi)核 ? UART內(nèi)核綜述 UART內(nèi)核（通用異步接收器 /發(fā)送器內(nèi)核）執(zhí)行 RS232協(xié)議時序，并提供可調(diào)整的波特率。 內(nèi)核提供一個簡單的 Avalon從控制器接口，該接口允許 Avalon主控制器（例如 NiosII處理器）通過讀寫寄存器與 UART內(nèi)核進行通訊。 JTAG UART內(nèi)核包含 2個 32位寄存器（數(shù)據(jù)和控制），它們可通過 Avalon從控制器端口進行存取。 JTAG UART內(nèi)核提供高電平有效的中斷輸出，該輸出在讀 FIFO幾乎為滿或?qū)?FIFO幾乎為空時申請一個中斷。 FIFO可以改善 JTAG連接的帶寬。 JTAG_UART內(nèi)核 ? JTAG_UART內(nèi)核綜述 數(shù)據(jù)寄存器控制寄存器讀FIF O寫FIF OJTAG集線器接口寄存器組JTAG集線器JTAG控制器Altera FPGA 內(nèi)置特性 由Qua rtusI I自動 生成IRQ使用J TAG接 口的其它節(jié)點JTAG接 口JTAG UART內(nèi)核Avalon從設(shè)備接口Altera FPGAUART內(nèi)核 寄存器映射 JTAG_UART內(nèi)核 ? JTAG_UART的寄存器描述 偏移量 寄存器名稱 R/W 位描述 31 … 16 15 14 … 11 10 9 8 7 … 2 1 0 0 數(shù)據(jù) RW RAVAIL RVALID 保留 DATA 1 控制 RW WSPACE 保留 AC WI RI 保留 W R UART內(nèi)核 寄存器映射 數(shù)據(jù) 控制 JTAG_UART內(nèi)核 ? － JTAG UART 配 置 選 項 卡 JATG_UART配置選項卡 Write FIFO： 寫 FIFO設(shè)置 Read FIFO： 讀 FIFO設(shè)置 SPI內(nèi)核 ? SPI內(nèi)核綜述 SPI時 鐘分頻器*接收數(shù)據(jù)發(fā)送數(shù)據(jù)狀態(tài)寄存器控制寄存器從機選擇*移位寄存器移位寄存器sclkMISOMOSIss_n0ss_n1ss_n15|IRQclkDataAddr*不在 從器件上出現(xiàn)Avalon總線從機接口SPI內(nèi)核框圖 SPI發(fā)送邏輯 SPI接收邏輯 SPI內(nèi)核 ? SPI內(nèi)核綜述 SPI時 鐘分頻器*接收數(shù)據(jù)發(fā)送數(shù)據(jù)狀態(tài)寄存器控制