【正文】 后記 ............................................... 24 武漢大學(xué)珞珈學(xué)院本科畢業(yè)論文 1 第 1 章 緒論 頻率合成器是電子系統(tǒng)的 重要部分 ，是決定 某些 電子系統(tǒng)性能的關(guān)鍵 器件 ，隨著現(xiàn)代無線電通信事業(yè)的發(fā)展，移動通信、雷達(dá)、制導(dǎo)武器和電子對抗等系統(tǒng)對頻率合成器提出越來越高的要求，低相噪、高純頻譜和高速捷變的頻率合成器一直是頻率合成技術(shù)發(fā)展的主要目標(biāo)， 直接數(shù)字頻率合成器（ DDS） 技術(shù)的發(fā)展將有力地推動這一目標(biāo)的實現(xiàn)。隨著科學(xué)技術(shù)的發(fā)展，對信號源的要求也越來越高，要求信號源的頻率穩(wěn)定度、準(zhǔn)確 度及分辨率要高，以適應(yīng)各種高精度的測量，為了滿足這種高的要求，各國都在研制一些頻率合成信號源。采用軟、硬件相結(jié)合的合成方式由于高速存儲器產(chǎn)生正弦波幅值數(shù)據(jù)。 國內(nèi)也有很多廠家在生產(chǎn)數(shù)字頻率合成器但與國外的同類型產(chǎn)品相比較，技術(shù)指標(biāo)上還有很大的差距。綜觀國內(nèi)研 制生產(chǎn)的數(shù)字頻率計，雖然在采用大規(guī)模集成電路和專用集成電路、改進(jìn)設(shè)計、強(qiáng)化多功能和小型化等方面取得很大進(jìn)展?？梢灶A(yù)料，隨著低價格、高時鐘頻率、高性能的新一代 DDS 芯片的問世， DDS 應(yīng)用前景將不可估量，我國正朝著這個方向逐步前進(jìn)。 武漢大學(xué)珞珈學(xué)院本科畢業(yè)論文 2 本設(shè)計使用的 DDS 采用全數(shù)字的方式實現(xiàn)頻率合成，它具有以下特點： (1)頻率轉(zhuǎn)換快。 (2)頻率分辨率高、頻點數(shù)多。 (3)相位連續(xù)。 (4)相位噪聲小。 (5)控制容易、穩(wěn)定可靠 、 性價比極高 。在國內(nèi)使用得比較多的是 美國模擬器件公司 的產(chǎn)品，因為該公司的產(chǎn)品品種齊全，更新快，且向下兼容，設(shè)計人員可以按不同的要求選用不同的型號。 武漢大學(xué)珞珈學(xué)院本科畢業(yè)論文 3 第 2 章 系統(tǒng)總體方案設(shè)計 在設(shè)計的過程中，我們綜合考慮 有 以下 四 種實現(xiàn)方案： 方案一： 采用 555集成芯片函 數(shù)發(fā) 生器， 555可以 產(chǎn) 生可 變 的正弦波 來 實現(xiàn)頻 率控制 ,但由于產(chǎn)生的頻率較低，本方案將不采用。但是，由于 ICL8038 自身的限制，輸 出 頻 率 穩(wěn) 定度只有 103（ RC 振 蕩 器）。 方案三：采用 MAX038 函 數(shù) 發(fā) 生器， MAX038 是一 個 精密高 頻波形產(chǎn) 生器。 頻 率范 圍從 ～ 20MHz，最高可 達(dá) 40MHz，各種波形的 輸 出幅度 的峰峰值 均 為 2V。 方案四：采用 DDS波形 發(fā) 生技 術(shù) ，采用 AD9851 和 單 片機(jī) 相結(jié)合 的方式 實現(xiàn)對頻 率的控制。 這個 高速 DDS 芯片 時 鐘頻 率可達(dá) 180MHz， 輸 出 頻 率可 達(dá) 70MHz， 分辨率 為 。以 51 單 片機(jī) 為 控制核心，一方面， 對 AD9851 的 頻 率相位控制字 進(jìn) 行控制， 產(chǎn) 生所需要的波形。采 用獨(dú) 立式 鍵盤輸 入相 應(yīng) 的操作命令，使得整 個設(shè)計顯得更加直 觀 明了。 它們分別是控制模塊、 DDS模塊、信號處理模塊 。 其中 DDS模塊為本設(shè)計的核心部分，我們選取的芯片為 AD9851。信號經(jīng)過鍵盤輸入，然后經(jīng)過單片機(jī)來控制 DDS，最后經(jīng)過信號處理（放大電路）來得到所需要的波形。 武漢大學(xué)珞珈學(xué)院本科畢業(yè)論文 5 第 3 章 硬件電路具體設(shè)計 基于 AD9851 的 DDS模 塊 的設(shè)計 DDS 的結(jié)構(gòu)及工作原理 直接數(shù)字頻率合成是采用數(shù)字化技術(shù) ， 通過控制相位的變化速度，直接產(chǎn)生各種不同頻率信號的一種頻率合成 的 方法。參考時鐘 f r 由一個穩(wěn)定的晶體振蕩器產(chǎn)生，用它來同步整個合成器的各個組成部分。每來一個時鐘脈沖，加法器就將頻率控制字 K與相位寄存器輸出的累加相位數(shù)據(jù)相加，然后把相加后的結(jié)果送至相位累加器的數(shù)據(jù)輸入端。這樣，相位累加器在參考時鐘的作用下進(jìn)行線性相位累加。 相 位 寄 存 器 正 弦 R O M 表 D / A 轉(zhuǎn) 換 低 通 濾 波 器參 考 時 鐘 f r頻 率 控 制 字 K相 位 累 加 器f D圖 DDS 的結(jié)構(gòu)原理圖 DDS 的工作原理： DDS 的基本 原理 是利用采樣定量，通過查表法產(chǎn)生波形 ， 在參考時鐘ｆ r 的控制下，頻率控制字Ｋ由累加器累加以 得到相應(yīng)的相位數(shù)據(jù)，把此數(shù)據(jù)作為取樣地址，來尋址正弦 ROM 表進(jìn)行相位－幅度變換，輸出不同的幅度編碼；再經(jīng)過D／ A 轉(zhuǎn)換器得到相應(yīng)的階梯波；最后經(jīng)低通濾波器對階梯波進(jìn)行平滑處理，即可得到由頻率控制字決定的連續(xù)變化的輸出正弦波。這樣 DDS就等效為一個完全理想的采樣 —— 保持電路。 H ( t ) L P FS ( n )S ( t )f oS i n （ 2 π f o t ）? ?????nn T ct ）（? 圖 理想 DDS等效電路 其時域輸出為： ( t ) = s ( n ) ( ) ] * ( )oS f t n T h t?? ?? ? ? ??*h(t)=[sin(2 t)* （ ） 對其做傅氏變換得到頻域響應(yīng)： 2( ) ( ) * * [ ( 2 2 2 ) ( 2 2 2 ) ]2 cj f Tca o c o cnfTS f j S e f f n f f f n f??? ? ? ? ? ? ? ? ??? ? ?? ? ? ? ? ??（ ） 由上式看出，理想 DDS輸出頻譜中只有采樣時鐘及輸入頻率的混合產(chǎn)物，其主要雜波分量遵循 Nyquist抽樣定理，雜波分量出現(xiàn)在參考頻率與輸出頻率的組合處，即： Nfc177。 1，177。在 fo處的信號最強(qiáng)，距輸出頻率最近的雜波分量為 fc—fo(如圖 )，而無新增頻率分量，在 DAC之后只要接入一高性能低通濾波器，就可得 到期望的輸出頻率。外接精密時鐘源時 ,AD9851可以產(chǎn)生一個頻譜純凈、頻率和相位都可以編程控制且穩(wěn)定性很好的模擬正弦波 ,這個正弦波能夠直接作為基準(zhǔn)信號源或通過其內(nèi)部高速比較器轉(zhuǎn)換成方波輸出 ,作為靈敏時鐘產(chǎn)生器。 (2) 工作溫度范圍 45～ 85℃ 。電源設(shè)置有休眠狀態(tài) ,在該狀態(tài)下 ,功率為 4mW。 (5) 內(nèi)含 6倍參考時鐘倍乘器 ,可避免對外部高速參考時鐘振蕩器的需要 ,減小了由于外部頻率源過高而可能產(chǎn)生的相位噪聲 。 (7) 頻率分辨率高 ,其創(chuàng)新式高速 DDS碼可接受 32位調(diào)頻字 ,使得它在 180MHz系統(tǒng)時鐘下輸出頻率的精度可達(dá) 。 AD9851為 28引腳表帖元件 ,其引腳排列如 圖 。 PGND : 6倍參考時鐘倍乘器地。 WCLK : 字裝入信號 ,上升沿有效。 武漢大學(xué)珞珈學(xué)院本科畢業(yè)論文 8 REFCLOCK: 外部參考時鐘輸入。在 6倍參考時鐘倍乘器方式 ,系統(tǒng)時鐘為倍乘器輸出。 AVDD : 模擬電源 (+5V) 。 DVDD : 數(shù)字電源 (+5V) 。 VOU TN : 內(nèi)部比較器負(fù)向輸出端。 VINN : 內(nèi)部比較器的負(fù)向輸入端。 DACBP : DAC 旁路連接端。 IOU T : 內(nèi)部 DAC 輸出端。高電平清除 DDS 累加器和相位延遲器為 0HZ和 0176。 AD9851 芯片 的 原理 (1) AD9851的 基本工作原理 AD9851 的結(jié)構(gòu)圖 (圖 )， 它主要包括相位寄存器、相位全加器、 D/A轉(zhuǎn)換器 ,相位寄存器和相位全加器構(gòu)成相位累加器。 圖 AD9851的結(jié)構(gòu)圖 武漢大學(xué)珞珈學(xué)院本科畢業(yè)論文 9 如果相位累加器的位數(shù)為 N,相位控制字的值為 Fn ,頻率控制字的位數(shù)為 M ,頻率控制字的值為 Fm,系統(tǒng)外部參考時鐘頻率為 30MHz ,6倍參考時鐘倍乘器使能 ,那么經(jīng)過內(nèi)部 6倍參考時鐘倍乘器后 ,可得到 AD9851內(nèi)部工作時鐘 Fc為 180MHz ,此時最終合成信號的頻率可由公式 () 來決定 ,合成信號的相位由公式 () 來決定。邏輯 0是廠家設(shè)定參數(shù)專用使能位應(yīng)用時不能使能該位，否則會進(jìn)入廠家設(shè)定參數(shù)狀態(tài) ,只有通過復(fù)位才能退出該狀態(tài)。 串行方式如圖 所示 ,WCLK上升沿把引腳 D7上的數(shù)據(jù)按位串行移入到輸入寄存器 ,40位輸入結(jié)束后 ,任何 WCLK上升沿到來都會造成數(shù)據(jù)順序移出并導(dǎo)致