基于dds信號(hào)源設(shè)計(jì)-在線瀏覽
2025-01-13 16:04本頁(yè)面
【正文】 只要從（ 23）出來(lái)的離散序列即可唯一的恢復(fù)出（ 22）的模擬信號(hào)。因此，只要控制這個(gè)相位增量，就可以控制合成信號(hào)的頻率。 綜上所述，在采樣頻率一定的情況下，可以通過(guò)控制兩次采樣之間的相位增量（不得大于π）來(lái)控制所得離散序列的頻率，經(jīng)保持、濾波之后可唯一的恢復(fù)出此頻率的模擬信號(hào)。由圖 ，DDS 由相位累加器和波形存儲(chǔ)器（即， ROM 查詢(xún)表）構(gòu)成的數(shù)控振蕩器（ NCO_ Numerically Controlled Oscillators）、數(shù)模轉(zhuǎn)換器（ DAC）以及低通濾波器 （ LPF）三部分組成。再由 DAC將其轉(zhuǎn)換成為階梯模擬波形，最后由具有內(nèi)插作用的 LPF 將其平滑為連續(xù)的正弦波形作為輸出。 在這里 ? ?0:1?? NFWK ， NM 2? 。 本實(shí)驗(yàn)項(xiàng)目中的設(shè)計(jì)主要針對(duì)數(shù)控振蕩器（ NCO）部分， DAC 部分直接采用實(shí)驗(yàn)系統(tǒng)箱提供的數(shù) /模轉(zhuǎn)換電路。通常也可在波形存貯器前面加一個(gè)相位調(diào)制器，使其具有相位調(diào)制的功能，為了防止頻率控制字、相位控制字改變時(shí)干擾相位累加器和相位調(diào)制器的正常工作，分別在這兩個(gè)模塊前面加入了兩組寄存器，從而靈活且穩(wěn)定地控制頻率字和相位字的輸入。 相位調(diào)制器 (phasemod)接收相位累加器的相位輸出，在這里加一個(gè)相位偏移值，主要用于實(shí)現(xiàn)信號(hào)的相位調(diào)制，如 PSK（相移鍵控）等，在不使用時(shí)可以去掉該部 分，或加一個(gè)固定的相位控制字。它的輸入是相位調(diào)制器輸出的高 M 位（而并非全部 N 位）值，將其作為正弦 ROM 查找表的地址值； 查詢(xún)表把輸入的地址相位信息映射成正弦波幅度信號(hào) ；輸出送往 DAC，轉(zhuǎn)化為模擬信號(hào)。 DDS 信號(hào)源的底層模塊要求采用 VHDL 硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)描述。 DDS 電原理圖可參見(jiàn)附 錄一。 MAX+plus II 是一種常用的 EDA 工具軟件。 在 MAX+plus II 中完成了源文件的編輯，系統(tǒng)的編譯、綜合、適配之 后，下一步就是進(jìn)行功能仿真和時(shí)序仿真。時(shí)序仿真是接近真實(shí)器件運(yùn)行的仿真，仿真過(guò)程中已將器件特性考慮進(jìn)去了，因而仿真精度相當(dāng)高。 器件選擇 首先，選取 Altera 公司的 FPGA 器件 —— ACEX_1K 系列中的 ACEX_1K50，作為 DDS 的下載芯片。 相應(yīng)的配置芯片是 EPC2LC20。 低成本 AD558 是一個(gè)完全電壓輸出 8 位數(shù) — 模轉(zhuǎn)換器。 其特點(diǎn)為： 完全 8 位 DAC； 電壓輸 出 —— 2 校準(zhǔn)范圍； 內(nèi)部精密的段 — 間隙參考電壓； 單電源工作（ +5V— +15V）； 全微處理接口； 快速 —— 電壓穩(wěn)定到177。 AD558 的功能框圖如圖 所示： AD558JN 相關(guān)參數(shù)指標(biāo)： 封裝： 塑料 溫度： 0～ +70℃ 相對(duì)精度最大誤差（ minT 到 maxT ）：177。 封裝式樣： N16A 圖 AD558功能框圖 件配置實(shí)現(xiàn) 將 DDS 編譯生成的下載文件通過(guò) MAX+plus II 開(kāi)發(fā)系統(tǒng)下載到 EDA實(shí)驗(yàn) 開(kāi)發(fā)系統(tǒng) ACEX_1K50 芯片的配置芯片 EPC2LC20 中，在每次加電時(shí)，該配置芯片中的配置數(shù)據(jù)將對(duì) ACEX_1K50 芯片進(jìn)行配置，從而實(shí)現(xiàn)前述 NCO 的設(shè)計(jì)功能。 配置原理圖如圖 所示： 圖 ACEX_1K50 芯片的配置原理圖 八、 測(cè)試結(jié)果 DDS 輸出的正弦波測(cè)試： 九、 實(shí)驗(yàn)報(bào)告 給出 DDS信號(hào)源的實(shí)現(xiàn)原理、設(shè)計(jì)框圖； 各個(gè)模塊的 VHDL設(shè)計(jì)描述； 仿真結(jié)果、測(cè)試結(jié)果及分 析； 總結(jié)實(shí)驗(yàn)的主要步驟及實(shí)驗(yàn)的收獲。 怎樣用該 DDS信號(hào)源實(shí)現(xiàn) FSK、 PSK等調(diào)制信號(hào)。 CPLD/FPGA 主芯片的所有用戶(hù)可用 I/O 口均沒(méi)有同任一外設(shè)固定接
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