第4章原理圖輸入設計方法-在線瀏覽
2024-08-30 10:59本頁面
【正文】 存儲入檔 可編程下載，進行硬件驗證 注：除原理圖輸入，其他流程與文本輸入（ VHDL）相同 優(yōu)點： 設計者不需具備編程技術 、 硬件語言 ， 只要會畫原理圖即可入門 。 MAX+plusII元件庫 基本邏輯元件庫 PRIM： 宏功能元件 MF： 與非門、非門、 D觸發(fā)器等 74系列器件 LPM： 兆功能塊（類似 IP核） 本章通過 1位全加器的設計介紹： 1位全加器設計 原理圖輸入的設計步驟、 元件庫的調用、 原理圖的設計方法、 多層次設計方法 /元件的包裝與調用 1位全加器的含義： A+B+CY=SO…CO 如： 1+1+1=1… 1 方法 1：直接列出真值表，用卡諾圖化簡得到邏輯表達式，從而畫出電路圖。如 E:\MY_PRJ 注意： 文件夾名不能用中文，且不可帶空格。 為仿真測試新建一個文件 File /New 選擇波形 編輯器文件 步驟 7：時序仿真 信號名 取樣點的值 取樣點 (2) 輸入信號節(jié)點 從 SNF文件中輸入設計文件的信號節(jié)點 NODE ENTER NODE FROM SNF 點擊“ LIST” SNF文件中 的信號節(jié)點 選取 OK （ 3）在 Options菜單中消去網格對齊 Snap to Grid的選擇 (消去對勾 ) OPTION SNAP TO GRID (4) 設定仿真時間。 (7) 運行仿真器。 (9) 為了精確測量半加器輸入與輸出波形間的延時
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