【正文】 度表的設(shè)計中選用集成溫度傳感器AD590。其中若七段譯碼器驅(qū)動每一個LED,并使所有LED的公共端始終接有效信號，即共陰極LED公共端接地，共陽極LED公共端接電源。采用靜態(tài)方式,LED亮度高，但這是以復(fù)雜硬件驅(qū)動電路作為代價的，硬件成本高。這種方式的依據(jù)是利用人眼的滯留現(xiàn)象，只要在1秒內(nèi)一個發(fā)光管亮24次以上，每次點亮?xí)r間維持2ms以上，則人眼感覺不到閃爍，宏觀上仍可看到多位LED同時顯示的效果。 數(shù)字溫度表測量原理本系統(tǒng)所設(shè)計的數(shù)字溫度表測量范圍00～100℃，AD590溫度傳感器的感測能力是溫度每升高就增加的電流量，該電流量流入而的電阻后，將會產(chǎn)生的電壓，而0℃時（等于）時，輸出電流量為，流入的電阻后，產(chǎn)生的電壓。 系統(tǒng)的硬件結(jié)構(gòu)根據(jù)數(shù)字溫度表的測量原理。ADC0804是8位模數(shù)轉(zhuǎn)換器，當(dāng)ADC0804的轉(zhuǎn)換值為，所測溫度為。10mV =(ADC0804的DB7～DB0轉(zhuǎn)換值)2273 例如讀取到的轉(zhuǎn)換值是186，則溫度應(yīng)為：℃= (ADC0804的DB7～DB0轉(zhuǎn)換值)2273=(186) 2273=99℃FPGA是本系統(tǒng)的核心，本系統(tǒng)在MAX+PLUSⅡ開發(fā)平臺上，用VHDL語言來對它進行設(shè)計，實現(xiàn)三大功能模塊：⑴控制模塊：激活A(yù)/D轉(zhuǎn)換器動作，接收A/D轉(zhuǎn)換器傳遞過來的數(shù)字轉(zhuǎn)換值；⑵數(shù)據(jù)處理模塊：實現(xiàn)上式的運算，將接收到的轉(zhuǎn)換值調(diào)整成對應(yīng)的數(shù)字信號；⑶掃描顯示模塊：產(chǎn)生數(shù)碼管的片選信號，并將數(shù)據(jù)處理模塊輸出的BCD碼譯成相應(yīng)的7段數(shù)碼管驅(qū)動值，送數(shù)碼管顯示出所測溫度。ProgrammableArray的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。FPGA采用了邏輯單元陣列LCA（LogicArray）這樣一個新概念，內(nèi)部包括可配置邏輯模塊CLB（ConfigurableBlock）、輸出輸入模塊IOB（InputBlock）和內(nèi)部連線（Interconnect）三個部分。⑵ FPGA可做其它全定制或半定制ASIC電路的中試樣片。⑷ FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進行編程。加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進入工作狀態(tài)。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對其編程。查找表（LookUpTable)簡稱為LUT，LUT本質(zhì)上就是一個RAM。當(dāng)用戶通過原理圖或HDL語言描述了一個邏輯電路以后，PLD/FPGA開發(fā)軟件會自動計算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM,這樣，每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。電路中D觸發(fā)器是直接利用LUT后面D觸發(fā)器來實現(xiàn)。觸發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。VHDL 語言(Very High Integrated Circuit HardwareDescription Language) 即超高速集成電路硬件描述語言。VHDL 語言具有功能強大的語言結(jié)構(gòu),可用明確的代碼描述復(fù)雜的控制邏輯設(shè)計, 并且具有多層次的設(shè)計描述功能, 支持設(shè)計庫和可重復(fù)使用的元件的生成。因此, VHDL 語言在數(shù)字系統(tǒng)設(shè)計中很受歡迎。由于設(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這一方面有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的失誤，避免設(shè)計工作的浪費，同時減少了邏輯功能仿真的工作量，提高了設(shè)計的一次成功率。所以利用VHDL語言設(shè)計數(shù)字系統(tǒng)時，可以根據(jù)硬件電路的設(shè)計需要，硬件設(shè)計人員在設(shè)計硬件電路時使用PLD器件，就可以自行設(shè)計所需的專用功能模塊，而無需受通用元器件的限制，從而使電路設(shè)計更趨合理，其體積和功耗也可大為減小。這一工作是相當(dāng)困難和繁雜的，特別是當(dāng)系統(tǒng)比較復(fù)雜時更是如此。⑷主要設(shè)計文件是用VHDL語言編寫的源程序在傳統(tǒng)的硬件電路設(shè)計中，最后形成的主要文件是電路原理圖，而采用 VHDL語言設(shè)計系統(tǒng)硬件電路時主要的設(shè)計文件是VHDL語言編寫的源程序。與傳統(tǒng)的電路原理圖相比，使用VHDL源程序有許多好處：其一是資料量小，便于保存。當(dāng)設(shè)計其他硬件電路時，可使用文件中的某些庫、進程和過程等描述某些局部硬件電路的程序。閱讀程序比閱讀電路原理圖要更容易一些，閱讀者很容易在程序中看出某一電路的工做原理和邏輯關(guān)系。⑸語言可以與工藝無關(guān)編程在用VHDL語言設(shè)計系統(tǒng)硬件時，沒有嵌入與工藝有關(guān)的信息，其綜合生成的是一種標(biāo)準(zhǔn)的電子設(shè)計互換格式文件，它獨立于采用的實現(xiàn)工藝。這使得工程師在功能設(shè)計、編輯、驗證階段，可以不必過多地考慮工藝實現(xiàn)的具體細節(jié)。當(dāng)產(chǎn)品的產(chǎn)量達到相當(dāng)?shù)臄?shù)量時，采用VHDL進行的設(shè)計可以很容易轉(zhuǎn)成用專用集成電路來實現(xiàn)，僅僅需要更換不同的庫重新進行綜合。此外，由于工藝技術(shù)的進步，需要采用更先進的工藝時，仍可以采用原來的VHDL代碼。FPGA設(shè)計流程圖FPGA器件設(shè)計采用自頂向下的設(shè)計方法，將任務(wù)分解為三大功能模塊：控制模塊、數(shù)據(jù)處理模塊和掃描顯示模塊，最后將各功能模塊連接形成頂層模塊，完成整體設(shè)計！三大功能模塊都是用VHDL語言編程實現(xiàn)的。部分VHDL代碼如下：PRO: PROCESS(CURRENT_STATE,INTR) BEGIN 規(guī)定各狀態(tài)轉(zhuǎn)換方式CASE CURRENT_STATE ISWHEN S0 = WR=39。CS=39。RD=39。LOCK=39。NEXT_STATE = ST1。139。139。139。039。139。 測試INTR的下降沿ELSE NEXT_STATE = ST2。WHEN S2 = WR=39。CS=39。RD=39。LOCK=39。IF (INTR=39。) THEN NEXT_STATE = ST2。 =1則表明結(jié)束轉(zhuǎn)換END IF。139。139。139。139。WHEN OTHERS = WR=39。CS=39。RD=39。LOCK=39。NEXT_STATE = ST0。部分VHDL代碼如下：Conversion:Block Signal V : STD_LOGIC_VECTOR(8 DOWNTO 0)。BEGIN V = (D amp。 ① A/D Date * 2 273 T = V(7 DOWNTO 0)。 Value = “000000000000” When T = 0 Else “000000000001” When T = 1 Else “000000000010” When T = 2 Else“000000000011” When T = 3 Else“000000000100” When T = 4 Else“000000000101” When T = 5 Else“000000000110” When T = 6 Else“000000000111” When T = 7 Else…… “000010011000” When T = 98 Else“000010011001” When T = 99 Else“000100000000”。其中，程序①將讀取到的ADC0804的數(shù)字轉(zhuǎn)換值乘2(左移一位即可)，再減去164。因為減去164后，最高位必定是0，而所測溫度范圍為0100℃，所以只要較低的8位即可；程序③利用查表的方法把相減的結(jié)果轉(zhuǎn)換成12位BCD碼，供以后的7段顯示器掃描電路使用。數(shù)據(jù)選擇器和掃描譯碼電路的部分VHDL代碼如下：SEL = “110” WHEN ST = 1 ELSE “101” WHEN ST = 2 ELSE “111”。SELECT_BCD:BLOCKBEGINNUM = VALUE(3 DOWNTO 0) WHEN ST = 0 ELSE VALUE(7 DOWNTO 4) WHEN ST = 1 ELSE VALUE(11 DOWNTO 8) 。其中，Value是數(shù)據(jù)緩存器(包含3組BCD碼)；ST是可逆計數(shù)器的計數(shù)值(范圍02)。BCD譯碼電路的部分VHDL代碼如下：SEVENT_SEGMENT:BLOCKBEGIN SEG = “0111111” WHEN NUM =0 ELSE“0000110” WHEN NUM =1 ELSE“1011011” WHEN NUM =2 ELSE“1001111” WHEN NUM =3 ELSE“1100110” WHEN NUM =4 ELSE“1101101” WHEN NUM =5 ELSE“1111101” WHEN NUM =6 ELSE“0000111” WHEN NUM =7 ELSE“1111111” WHEN NUM =8 ELSE“1101111” WHEN NUM =9 ELSE“0000000”。END A。MAX+ plus Ⅱ開發(fā)系統(tǒng)具有強大的處理能力和高度的靈活性。Max+plusⅡ開發(fā)系統(tǒng)的特點：：Max+plusⅡ支持與Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。：Max+plusⅡ的設(shè)計輸入、處理與較驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調(diào)試、縮短開發(fā)周期。：設(shè)計人員可以從各種設(shè)計輸入、處理和較驗選項中進行選擇從而使設(shè)計環(huán)境用戶化。：Max+plusⅡ軟件具有開放核的特點，允許設(shè)計人員添加自己認(rèn)為有價值的宏函數(shù)。自頂向下的設(shè)計方法將一個復(fù)雜的系統(tǒng)逐漸分解成若干功能模塊,從而進行設(shè)計描述,并且應(yīng)用EDA 軟件平臺自動完成各功能模塊的邏輯綜合與優(yōu)化,門級電路的布局,再下載到硬件中實現(xiàn)設(shè)計。 ：設(shè)計輸入完后,用MAX + plus Ⅱ的編譯器編譯、查錯、修改直到設(shè)計輸入正確,同時將對輸入文件進行邏輯簡化、優(yōu)化,最后生成一個編程文件。 ：MAX + plus Ⅱ為設(shè)計者提供完善的檢查方法設(shè)計仿真和定時分析。這一查錯過程對于檢驗組合邏輯電路的競爭冒險和時序邏輯電路的時序、時延等至關(guān)重要。 COM組合進程以INTR和Current_state為敏感信號，當(dāng)INTR由低變高或Current_slate變?yōu)閚ext_state時對現(xiàn)狀態(tài)進行判斷，改變CS和RD的狀態(tài)完成對ADC0804的控制?！癆DCINT”是控制0804的采樣狀態(tài)機。CLK：時鐘脈沖輸入端口。當(dāng)寫入請求wrreq為高電平時，在clock的沒一個上升沿，將data上的數(shù)據(jù)寫入fifo中，而在wrreq為低電平時，讀出請求rdreq為高電平時，clock的每一個上升沿，按照先進先出的順序?qū)ifo中存入的數(shù)據(jù)讀出。程序讀取到ADC0804的數(shù)字轉(zhuǎn)換值乘2（左移一位即可